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语音SoC芯片数字后端低功耗研究
作 者: 王超
导 师: 王明江
学 校: 哈尔滨工业大学
专 业: 微电子学与固体电子学
关键词: 后端 逻辑综合 物理设计 低功耗 功耗估计
分类号: TN47
类 型: 硕士论文
年 份: 2010年
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内容摘要
随着工艺水平的进步及晶体管特征尺寸的不断缩小,目前集成电路已经进入了深亚微米与纳米级的SoC设计时代,单一SoC芯片的性能也朝着面积更大,频率更快,功能更复杂的方向发展。现阶段SoC设计遇到了前所未有的挑战,这其中最突出的是功耗问题。功耗问题不仅制约了芯片性能的进一步提高,也让芯片的物理设计变得越来越困难,这主要体现在两个方面,其一是特征尺寸的减小使得互联线延时成为影响芯片时序收敛的主要因素;其二是工艺的进步使得泄漏功耗的影响受到越来越多的重视。因此,了解功耗组成,熟悉功耗估计分析以及如何进行低功耗设计就成为集成电路前端与后端设计者都要直接面对的问题。目前,低功耗设计贯穿于SoC设计的整个流程之中。本文主要研究了SoC芯片低功耗设计方法,并将该方法应用于一款语音SoC芯片后端流程。通过在逻辑综合以及布局布线工具上的具体实施,显著降低了芯片的设计功耗。论文首先研究了集成电路中功耗的组成以及各不同设计层次的低功耗设计理论,并详细介绍了RTL阶段以及门级阶段的功耗估计方法,为低功耗设计实施做了铺垫。接着论文详细研究了逻辑综合流程以及物理版图设计流程的低功耗设计方法。在逻辑综合流程方面,论文从工艺库映射理论入手,主要研究了门控时钟,操作数隔离以及存储器分块访问的低功耗设计方法,另外还介绍了低功耗DFT的相关理论及应用。在物理设计方面,论文根据物理设计的流程依次重点介绍了布图规划阶段,电源规划阶段,时钟树综合阶段的低功耗设计方法,并研究了语音SoC芯片的多电源电压设计。
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全文目录
摘要 4-5 Abstract 5-8 第1章 绪论 8-13 1.1 课题研究背景意义 8-9 1.2 国内外相关领域研究进展 9-11 1.3 本文主要研究内容和结构安排 11-13 第2章 低功耗设计方法与功耗估计 13-25 2.1 CMOS电路功耗来源 13-15 2.1.1 动态功耗 13-14 2.1.2 静态功耗 14-15 2.1.3 存储器功耗 15 2.2 低功耗设计方法 15-20 2.2.1 门级低功耗技术 15-16 2.2.2 电路级低功耗技术 16-17 2.2.3 体系结构级低功耗技术 17-18 2.2.4 寄存器传输级低功耗技术 18-19 2.2.5 版图级低功耗技术 19-20 2.3 功耗估计分析 20-24 2.3.1 功耗估计静态分析方法 21-22 2.3.2 动态估计中RTL功耗分析 22-23 2.3.3 动态估计中门级功耗分析 23-24 2.4 本章小结 24-25 第3章 语音SoC芯片综合流程低功耗设计 25-43 3.1 语音芯片结构及综合流程介绍 25-27 3.1.1 语音芯片结构介绍 25-26 3.1.2 后端综合流程 26-27 3.2 工艺库信息及工艺映射 27-31 3.2.1 库文件相关功耗信息 27-30 3.2.2 低功耗设计中的工艺映射 30-31 3.3 综合流程低功耗设计 31-38 3.3.1 门控时钟插入 31-32 3.3.2 操作数隔离设计 32-33 3.3.3 存储器分块访问 33-35 3.3.4 设计结果分析 35-38 3.4 低功耗可测性设计 38-42 3.4.1 概念介绍 38 3.4.2 扫描测试的故障模型及工作原理 38-39 3.4.3 低功耗扫描测试执行 39-42 3.5 本章小结 42-43 第4章 语音SoC芯片低功耗物理设计 43-52 4.1 低功耗物理设计流程概述 43-44 4.2 设计规划阶段低功耗设计 44-46 4.2.1 布图规划 44-45 4.2.2 电源规划 45-46 4.3 多电源电压设计 46-48 4.3.1 多电源电压 46 4.3.2 特殊单元模块 46-47 4.3.3 多电源电压版图设计 47-48 4.4 低功耗时钟树综合 48-50 4.4.1 时钟树综合 48 4.4.2 时钟树综合设置 48-49 4.4.3 CTS结果分析及优化 49-50 4.5 设计功耗结果分析 50-51 4.6 本章小结 51-52 结论 52-53 参考文献 53-57 攻读学位期间发表的学术论文 57-59 致谢 59
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路(IC) > 大规模集成电路、超大规模集成电路
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