学位论文 > 优秀研究生学位论文题录展示
GHz DDS SOC芯片的高速低功耗物理设计
作 者: 付浪
导 师: 朱樟明
学 校: 西安电子科技大学
专 业: 微电子学与固体电子学
关键词: 直接数字频率合成器 物理设计 布局布线 时序分析 功耗分析
分类号: TN741
类 型: 硕士论文
年 份: 2013年
下 载: 13次
引 用: 0次
阅 读: 论文下载
内容摘要
数字集成电路的物理设计是集成电路设计的物理实施过程,也称为后端设计,是整个系统芯片设计中必不可少的一个环节,它不仅关系到整个设计的功能正确与否,而且对电路的性能、面积和功耗有很大的影响,因此具有非常重要的作用。物理设计的主要任务是布局和布线,其实施过程十分依赖于EDA工具。论文使用各种EDA工具实现了14位1GHz DDS芯片数字模块的物理设计。论文基于Cadence Encounter工具,完成了14位1GHz DDS芯片数字模块设计的布局布线,包括设计导入、布图规划、电源网络规划、标准单元布局、时钟树综合、布线和功耗分析;基于Mentor Calibre工具,对自动布局布线工具生成的版图进行了物理验证,主要包括设计规则检查和电路规则检查;最后采用Synopsys PrimeTime工具完成了时序分析,保证了设计的性能。论文基于SMIC0.18μm1P6M标准CMOS工艺库,采用4个DDS核并行转串行的方式实现了14位1GHz DDS。数字模块的有效面积为1750μm×1300μm,时钟频率可达1GHz,总的功耗为488.7mW。
|
全文目录
摘要 3-4 Abstract 4-7 第一章 绪论 7-11 1.1 数字集成电路的设计流程 7-8 1.2 ASIC物理设计 8-9 1.3 后端设计的研究现状 9-10 1.4 本文主要工作与论文结构 10-11 第二章 数字后端设计中的时序计算与优化 11-15 2.1 互连线延迟计算模型 11-14 2.2 时序优化 14 2.3 本章小结 14-15 第三章 DDS芯片的物理设计 15-55 3.1 DDS芯片简介 15-16 3.2 工具简介 16-17 3.2.1 Encounter简介 16 3.2.2 PrimeTime简介 16-17 3.3 数据准备 17-22 3.3.1 LEF文件 17-18 3.3.2 Liberty文件 18 3.3.3 SDC文件 18-19 3.3.4 寄生参数提取相关文件 19-20 3.3.5 CDB文件 20 3.3.6 View文件 20-22 3.4 导入设计 22-24 3.5 布图规划 24-28 3.5.1 初始设置 25-26 3.5.2 宏单元的摆放 26-28 3.6 电源网络规划 28-32 3.6.1 全局电源 29 3.6.2 电源环线 29-30 3.6.3 电源条线 30-32 3.7 标准单元布局 32-41 3.7.1 添加TAP单元 33-34 3.7.2 扫描链的处理 34-35 3.7.3 布局阻挡层(Placement Blockage)的设置 35 3.7.4 布局模式(Placement Mode)的设置 35-36 3.7.5 标准单元的布局 36-37 3.7.6 实验布线(Trial Route) 37-38 3.7.7 拥塞(Congestion)分析 38-39 3.7.8 时序(Timing)分析和优化 39-41 3.8 时钟树综合 41-48 3.8.1 时钟树基本概念 41-44 3.8.2 时钟树综合的流程 44-48 3.9 布线 48-52 3.9.1 全局布线(Global Routing) 48-49 3.9.2 详细布线(Detail Routing) 49 3.9.3 Encounter布线流程 49-52 3.10 功耗分析 52-53 3.11 本章小结 53-55 第四章 DDS芯片的物理验证 55-61 4.1 设计规则检查(DRC) 55-57 4.1.1 DRC之前的准备工作 56-57 4.1.2 使用Calibre运行DRC 57 4.2 电路规则检查(LVS) 57-59 4.2.1 使用Calibre运行LVS 58-59 4.3 本章小结 59-61 第五章 时序验证 61-67 5.1 时序基本概念 61-64 5.1.1 时序路径和分组 61-62 5.1.2 时序分析的建立和保持 62-64 5.2 使用PrimeTime进行时序分析 64-67 5.2.1 准备文件 64-65 5.2.2 具体流程 65-67 第六章 总结与展望 67-69 致谢 69-71 参考文献 71-75 研究成果 75
|
相似论文
- InSAR技术在地面沉降监测中的应用研究,P225.1
- WEB个性化信息采集与管理关键技术研究,TP393.09
- NUCSoC芯片的物理设计,TN47
- 水对露天矿高边坡稳定性影响的研究,TD804
- SoC芯片的低功耗物理设计研究,TN47
- 两种常用密码系统的功耗分析方法研究与实验验证,TP309
- 基于改进CORDIC算法的DDFS和FFT研究与实现,TN74
- 基于GPU的EDA加速技术,TP391.41
- FPGA CAD后端流程研究,TN791
- 高性能低功耗SoC设计以及寄存器堆的应用,TN47
- 一种DSP建模及时序分析工具的设计与实现,TP368.1
- 应用InSAR时序分析方法监测断层活动性研究,TN958
- 基于EOS芯片MAC模块的EDA验证,TN402
- FPGA中布局布线后仿真的实现算法,TN791
- FPGA布局布线算法的改进与实现,TN791
- 语音SoC芯片数字后端低功耗研究,TN47
- 面向全定制宏模块的时序建模技术研究与实现,TN47
- 基于InSAR的矿区地表形变监测研究,P227
- 基于Cadence的车载终端硬件设计与分析,U463.6
- 基于OFDM无线广播技术接收芯片的低功耗设计与功耗分析测试,TN934
- 基于LUT的FPGA时序分析及后仿真实现,TN791
中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 频率合成技术、频率合成器 > 直接法
© 2012 www.xueweilunwen.com
|