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SoC芯片的低功耗物理设计研究

作　者: 鲍进威
导　师: 欧钢
学　校: 国防科学技术大学
专　业: 信息与通信工程
关键词: SoC 低功耗设计布局规划门控时钟时钟网络功耗分析
分类号: TN47
类　型: 硕士论文
年　份: 2011年
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内容摘要

随着半导体工艺的迅猛发展,设计规模和集成度不断提高,集成电路(IC,integrated circuit)已进入了SoC(system on chip)时代。然后功耗却是SoC设计的一个瓶颈问题,它已成为与面积和性能同等重要的设计目标。因此低功耗设计已成为SoC设计最严峻的挑战之一。本文主要研究了一款SoC芯片低功耗设计方法。设计目的是在保证性能的前提下,达到很低的功耗要求。为了达到低SoC芯片的功耗设计要求,本文从芯片布局规划、门控时钟插入以及时钟网络设计三个方面加以研究。首先,论文从布局规划着手。提出了具有多芯片封装结构的SoC芯片的合理布局方法,包括芯片面积的确定,输入输出管脚(IO Pad)、IP(intellectual property)硬核放置规划;同时论文提出了一种针对多金属层芯片设计的电源网络设计方法,该方法以较少的布线资源实现了电源的充分连接,为芯片的后期布局布线提供了更充足的布线资源。其次,论文通过模块间以及模块内部门控时钟的合理插入实现了芯片功耗的动态管理,从而保证低功耗设计的要求。最后,论文通过对现有时钟网络结构的分析,提出两种时钟网络设计方案:一种是改进的时钟网格(mesh)+局部树(local tree)MLT结构的设计方法——时钟网格(mesh)+局部树自动综合(local tree auto synthesis)MLTAS设计,该方法能够有效的减少缓冲器数量,减小时钟偏差;另一种是低功耗时钟树综合(LPCTS low power clock tree synthesis),该方法能够缩短设计周期。将两种方法加以对比,最终选择LPCTS作为芯片低功耗设计更为合理的时钟网络设计方法。本论文研究的SoC芯片采用0.18um工艺,具有6层布线金属层,并基于标准单元的设计模式进行设计,运用Cadence公司的Encounter工具加以实现。通过对芯片进行了电压降(IR Drop)和功耗的仿真分析,验证了功耗的完整性,满足了低功耗设计的要求。最后将仿真与实测结果进行对比,验证了芯片设计的正确性。

全文目录

摘要  10-11
ABSTRACT  11-12
第一章绪论  12-18
  1.1 课题背景  12-13
  1.2 SOC低功耗研究现状  13-14
  1.3 SOC芯片低功耗设计流程及设计要点  14-16
  1.4 论文结构  16-18
第二章低功耗设计概论  18-30
  2.1 功耗概述  18-20
    2.1.1 静态功耗  18
    2.1.2 动态功耗  18-20
    2.1.3 存储器功耗  20
  2.2 功耗对系统的影响  20-21
  2.3 低功耗设计方法  21-29
    2.3.1 版图级低功耗技术  22-23
    2.3.2 门控时钟技术  23-26
    2.3.3 时钟网络低功耗设计  26-29
  2.4 小结  29-30
第三章布局规划和门控时钟的实现  30-40
  3.1 布局规划  30-36
    3.1.1 芯片面积的确定  30-31
    3.1.2 IO Pad的放置规划  31-33
    3.1.3 IP硬核的放置规划  33-34
    3.1.4 电源网络设计  34-36
  3.2 门控时钟的实现  36-39
    3.2.1 芯片门控时钟的插入  36-38
    3.2.2 模块的门控功耗  38-39
  3.3 小结  39-40
第四章时钟网络设计  40-54
  4.1 时钟网络设计的相关概念  40-42
  4.2 SOC芯片时钟网络设计  42-53
    4.2.1 MLTAS设计  42-46
    4.2.2 低功耗时钟树综合设计  46-53
    4.2.3 MLTAS设计和LPCTS设计的结果比较  53
  4.3 小结  53-54
第五章功耗分析  54-62
  5.1 静态功耗分析  54-55
  5.2 动态功耗分析  55-56
  5.3 电压降分析和电子迁移分析  56
  5.4 SOC芯片的功耗分析  56-61
  5.5 小结  61-62
第六章结束语  62-64
  6.1 本文主要工作  62
  6.2 后续工作与展望  62-64
致谢  64-65
参考文献  65-70
作者在学期间取得的学术成果  70

SoC芯片的低功耗物理设计研究

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