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低密度校验码译码器的设计与实现

作　者: 张善旭
导　师: 白宝明
学　校: 西安电子科技大学
专　业: 通信与信息系统
关键词: 低密度校验码软判决译码硬判决译码 FPGA实现比特交织编码调制
分类号: TN76
类　型: 硕士论文
年　份: 2005年
下　载: 317次
引　用: 2次
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内容摘要

本文采用理论分析和计算机仿真相结合的方法，在已有的理论基础上详细研究了LDPC码的软判决译码器和硬判决译码器的设计与实现的问题，主要完成的工作有以下几个方面： 1．介绍了易于FPGA实现的准循环LDPC码的结构和特点，并对其提出了一个改进构想。 2．介绍并比较了软判决译码的3种算法，从中选择了一个收敛速度最快且需要的存储量最少的算法作为软判决译码器FPGA实现时采用的算法。使用Altera公司的Stratix EP1S25 FPGA芯片设计了一个软判决译码器，在主频40M时最大吞吐量可以达到1G bit／s，若采用20次迭代，吞吐量可以达到50M bit／s，且在AWGN信道中，用BPSK调制，其性能与理论值基本相同。同时，给出了几个可行的以降低芯片功耗和逻辑单元使用量为目的的改进方案。 3．介绍了硬判决比特翻转算法，提出了一个易于部分并行实现且性能没有损失的确定阈值的方法，并将其与一个已有的简化的比特翻转算法进行比较，说明了它在译码速度上的优势。使用Altera公司的Cyclone EP1C3 FPGA芯片设计了一个硬判决译码器，并给出了一个可行的既能降低存储量，又能提高译码速度的改进方法。 4．介绍了基于LDPC码的比特交织编码调制(BICM)系统的结构，并通过仿真比较了该系统采用8-PSK调制时，采用不同星座映射的性能。给出了该系统在强干扰跳频信道下的性能，并通过仿真验证了LDPC码优异的抗突发错误的能力，给出了一个对准循环LDPC码的改进构想的验证方案。

全文目录

第一章绪论  6-10
  §1．1 数字通信与信道编码  6-8
  §1．2 LDPC码的历史和发展  8-9
  §1．3 本文的主要研究工作和内容安排  9-10
第二章 LDPC码的构造  10-16
  §2．1 发展现状  10
  §2．2 Gallager LDPC码  10-11
  §2．3 准循环LDPC码  11-14
  §2．4 对准循环LDPC码的改进构想  14-15
  §2．5 本章小结  15-16
第三章软判决译码算法与实现  16-32
  §3．1 发展现状  16
  §3．2 译码算法比较  16-22
  §3．3 FPGA实现  22-31
  §3．4 本章小结  31-32
第四章硬判决译码算法与实现  32-40
  §4．1 发展现状  32
  §4．2 比特翻转算法  32-36
  §4．3 FPGA实现  36-39
  §4．4 本章小结  39-40
第五章基于LDPC码的BICM方案  40-48
  §5．1 BICM简介及发展现状  40-41
  §5．2 基于LDPC码的BICM方案在高斯信道中的性能  41-45
  §5．3 强干扰跳频信道下的BICM方案  45-47
  §5．4 本章小结  47-48
结论  48-50
致谢  50-52
参考文献  52-58
作者在攻读硕士期间完成的工作  58

低密度校验码译码器的设计与实现

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