学位论文 > 优秀研究生学位论文题录展示

高速全数字QPSK解调器的低码率适应性设计与实现

作　者: 孙宏伟
导　师: 陈金树
学　校: 清华大学
专　业: 信息与通信工程
关键词: 全数字解调降采样抽取低码率 FPGA实现
分类号: TN763
类　型: 硕士论文
年　份: 2009年
下　载: 127次
引　用: 0次
阅　读: 论文下载

内容摘要

全数字解调器是当前通信领域的热点。本实验室已经在这一领域进行了一定的研究,并针对中频720MHz采样的高速信号设计了一套并行结构的数字解调系统,但由于并行结构本身的制约,该系统对低速率数据的处理上不尽如人意,因此需要提出新的方案来解决低码率信号解调问题。鉴于并行结构本身的优越性及在高速数据处理上的优异表现,实验室希望在不改变原板卡结构的前提下解决低码率数据解调问题,这使得我们只能在FPGA内部逻辑上下功夫。针对这种情况,首先要解决的关键问题就是,如何把高速ADC芯片上采集下来的相对每码元过高的采样点数降低下来,在FPGA工作频率范围内采用串行结构,避开并行结构的不足。本设计方案中的解调系统由降采样、载波同步和码元同步三个功能单元组成。其中降采样功能的实现被分为两部分,第一部分由ADC前的模拟滤波器、串并转换模块及抽取器组成,实现对中频采样数据的初步抽取;第二部分采用了近年流行的CIC滤波器,并用ISOP滤波器对CIC滤波器的通带陡降过快的缺陷进行了补偿。解调采用串行结构,,载波同步和码元同步采用两个相互独立的锁相环实现,先载波同步后码元同步,鉴相算法方面载波同步采用经典的COSTAS算法,码元同步则采用Gardener算法。MATLAB仿真验证了上述各部分功能。最后用VHDL语言实现FPGA内部各解调模块,其中降采样包括积分器、梳状滤波器、抽取器,载波同步环路包括混频、时域滤波、鉴相、环路滤波器及NCO,码元同步环路包括插值、同步误差提取、环路滤波器和NCO,各模块以三大功能单元为单位联合进行仿真,验证了各模块以及单元功能。最后对整个解调模块进行综合、布线,并对整个系统的性能进行测试。整体性能测试正在进行中。

全文目录

摘要  3-4
Abstract  4-9
第1章引言  9-17
  1.1 绪论  9-10
  1.2 论文工作背景  10-12
  1.3 研究现状  12-15
  1.4 研究目标  15-17
    1.4.1 论文内容  16
    1.4.2 论文工作重点难点  16-17
第2章数字解调与降采样基本理论  17-41
  2.1 QPSK 调制解调方式  17-18
  2.2 数字解调技术  18-41
    2.2.1 采样定理  19-20
    2.2.2 降采样  20-33
    2.2.3 数字解调中的同步系统  33-41
第3章系统设计  41-63
  3.1 整体设计方案  41-42
  3.2 算法流程  42-43
  3.3 模块介绍  43-63
    3.3.1 降采样  43-53
    3.3.2 时域滤波  53-54
    3.3.3 同步技术  54-63
第4章系统仿真  63-70
  4.1 系统仿真环境  63
  4.2 各部分仿真结果  63-70
    4.2.1 CIC 降采样  63-66
    4.2.2 载波同步及码元同步  66-70
第5章解调系统的硬件实现  70-84
  5.1 FPGA 芯片介绍  70-73
  5.2 FPGA 内部电路的模块化实现  73-81
    5.2.1 整体结构  73
    5.2.2 数据格式  73-74
    5.2.3 降采样1 模块  74-75
    5.2.4 载波同步  75-79
    5.2.5 码元同步  79-81
  5.3 仿真与综合  81-84
    5.3.1 仿真结果  81-83
    5.3.2 综合结果  83-84
第6章结论  84-85
参考文献  85-88
致谢  88-89
个人简历、在学期间发表的学术论文与研究成果  89

高速全数字QPSK解调器的低码率适应性设计与实现

内容摘要

全文目录

相似论文