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RTL数据通路内部功能模块产生测试向量方法研究
作 者: 许睿
导 师: 尤志强;袁天成
学 校: 湖南大学
专 业: 软件工程
关键词: 可测性设计 寄存器传输级 内建自测试 数据通路
分类号: TN407
类 型: 硕士论文
年 份: 2010年
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内容摘要
测试是生产集成电路必不可缺的环节。随着新材料的发展与制造工艺的进步,芯片中晶体管的密度呈指数倍增加,集成电路测试的复杂度和成本越来越高。集成电路的测试成为当前研究的一个挑战。集成电路测试过程中的功耗、测试应用时间与硬件开销是测试的瓶颈,其中以降低测试应用时间为目的的低费用测试是研究的重点。在寄存器传输级(RTL)数据通路的测试中,非扫描内建自测试是一种有效的测试方法,这种方法能实现全速测试且测试应用时间短。但这类方法硬件开销大,功耗过高。本文提出了一种新的测试方法,研究利用RTL数据通路中的内部功能模块,加法器、减法器、乘法器作为一种产生测试向量硬件的方法,对被测模块进行测试,以降低测试应用时间和硬件开销。加法器与减法器产生测试向量的原理与累加器的相同。传统的乘法器不能产生测试所需的全部向量,本文对乘法器结构进行了改进,使得改进后的乘法器在测试模式下,能够产生测试所需的所有向量。针对RTL数据通路,本文提出一种测试综合与调度方法。在测试综合过程中,本文运用启发性算法给被测模块分配测试向量产生器与响应分析器;在可测性设计算法中,本文引入一个目标评判函数来确定测试应用时间与硬件开销。在测试调度中,本文利用不相容结构图与去边算法对被测模块进行调度测试。我们所给出的测试综合方案与调度算法具备良好的性能和实用性。实验结果表明,对于Paulin、Tseng、LWF三个数据通路,本文所提出的方法,在满足既定功耗约束下,测试应用时间有所降低,最多可以降低22.4%;同时硬件开销能大大的降低,最多可以降低73.4%。
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全文目录
摘要 5-6 Abstract 6-9 插图索引 9-11 附表索引 11-12 第1章 绪论 12-20 1.1 引言 12-13 1.2 数字电路测试 13 1.3 可测性设计概述与意义 13-15 1.3.1 可测性设计概述 13-14 1.3.2 可测性设计的意义 14-15 1.4 内建自测试 15-17 1.5 本文研究的意义和目的 17-18 1.6 本文主要工作与组织结构 18-20 第2章 RTL测试综合技术简介 20-34 2.1 引言 20 2.2 RTL测试生成 20-22 2.2.1 初始化状态已知的测试生成 21 2.2.2 微处理器的符号式测试生成 21-22 2.2.3 处理器的功能测试生成 22 2.2.4 含功能故障模型的测试生成 22 2.3 RTL故障仿真 22-23 2.4 RTL的可测性设计 23-28 2.4.1 基于控制/数据流提取的可测试性分析和优化 23-24 2.4.2 基于常规表达式的可测性分析和优化 24-25 2.4.3 高级扫描 25-28 2.5 RTL的内建自测试 28-29 2.5.1 算术BIST 28-29 2.5.2 微处理器的自测试程序 29 2.6 非扫描BIST方案 29-33 2.6.1 边界非扫描BIST方案 30-31 2.6.2 邻接非扫描BIST方案 31-32 2.6.3 一般非扫描BIST方案 32-33 2.7 小结 33-34 第3章 RTL数据通路内部功能模块产生测试向量方法 34-42 3.1 引言 34 3.2 加法器产生测试向量 34-36 3.2.1 加法器产生测试向量原理 34-35 3.2.2 加法器产生测试向量的实现 35-36 3.3 减法器产生测试向量 36-37 3.4 乘法器产生测试向量 37-39 3.4.1 沿用加法器类似结构的传统乘法器弊端 37 3.4.2 改进后的乘法器结构 37-39 3.5 RTL数据通路内部功能模块产生测试向量示例 39-40 3.6 小结 40-42 第4章 可测性设计与调度算法 42-52 4.1 引言 42 4.2 预备知识 42-44 4.2.1 控制路径等定义 42-43 4.2.2 Thru功能定义 43 4.2.3 剔除关键弧 43-44 4.3 满足功耗限制的可测性设计 44-45 4.4 测试综合与调度算法概述 45-48 4.5 实验结果与分析 48-51 4.5.1 实验结果 48-51 4.5.2 实验结果分析 51 4.6 结论 51-52 结论 52-54 参考文献 54-58 附录A 攻读工程硕士学位期间发表的论文和参加的科研项目 58-59 致谢 59
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路(IC) > 一般性问题 > 测试和检验
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