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植入式高能效SAR ADC的研究与设计

作　者: 赵达勤
导　师: 李斌; 张国华
学　校: 华南理工大学
专　业: 集成电路工程
关键词: 植入式 高能效 逐次逼近 ADC
分类号: TN792
类　型: 硕士论文
年　份: 2013年
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内容摘要


随着微电子技术的发展，植入式生物医学用芯片的研究成为热点。针对植入式生物电信号采集系统，模数转换器（ADC）作为核心模块要求具有低功耗、高能效的特点。ADC的综合指标（Figure of Merit，FOM）用于衡量ADC能效，近年来高能效ADC的FOM一般控制在100fJ/conv-step以内。本文基于Chartered0.18μm CMOS工艺，开展采样率100kHz、分辨率10-bit、逐次逼近寄存器（SAR）结构的高能效ADC研究与设计。为了实现SAR ADC的高能效，本设计主要围绕降低电源电压、引入自定时逻辑、采用分段式电容DAC和优化比较器等方面开展工作。第一，本设计电源电压由1.8V调整为1V，但是低电源电压对于采样开关，引入更多非线性因素的影响，减小输入动态范围。为此本设计采用电压倍增器电路，增强采样开关的驱动信号，解决低驱动电压引起的低输入动态范围的问题。第二，传统逐次逼近逻辑允许比较器的响应时间短，需要牺牲功耗来提高速度。而比较器加入自定时控制逻辑，能获得相对长的响应时间，故在特定速度要求下，加入自定时控制逻辑能避免比较器能量的过分浪费。第三，本设计依据改进型分段式电容DAC结构搭建12-bit DAC，以此实现10-bit精度。相对于以10-bit分段式电容DAC实现10-bit精度，能够更好地克服分段式电容DAC的耦合电容引起的误差。同时，本设计DAC利用串联的单位电容作为最低位电容，保证12-bit DAC总电容面积足够小。第四，比较器是ADC的核心部分，采用两级级联的结构，第一级为增益大的预放大电路，第二级为速度快、功耗低的锁存比较器，利用输出消失调的技术，实现了高精度高能效的比较器。最后，基于Cadence仿真工具Spectre对本设计ADC的整体性能进行仿真，仿真结果表明ADC静态性能比较理想，差分非线性DNL为-0.4LSB/+0.4LSB，积分非线性INL为-0.3LSB/+0.6LSB；信噪失真比SNDR为61.3dB，有效位ENOB为9.9，功耗为7.0μW，FOM为73fJ/conv-step，到达了高能效ADC的水平。最终完成了版图的设计，核心版图面积为0.78×0.43mm2。

全文目录


摘要  5-6
ABSTRACT  6-11
第一章 绪论  11-17
  1.1 论文的研究背景  11
  1.2 应用于植入式的生物电信号采集系统的 ADC 的要求  11-13
    1.2.1 分辨率与采样率  11-12
    1.2.2 结构选择  12-13
    1.2.3 ADC 的综合指标  13
  1.3 高能效 SAR ADC 的国内外研究现状  13-15
  1.4 课题来源及论文的主要工作  15
    1.4.1 课题来源  15
    1.4.2 论文工作  15
  1.5 论文结构安排  15-17
第二章 SAR ADC 的设计理论  17-32
  2.1 ADC 的基础理论  17-19
    2.1.1 ADC 的基本原理  17
    2.1.2 采样定理  17-18
    2.1.3 量化误差  18-19
  2.2 动态性能指标  19-20
    2.2.1 信号-量化噪声比  19-20
    2.2.2 信噪失真比  20
    2.2.3 有效位  20
    2.2.4 无杂散动态范围  20
  2.3 静态性能指标  20-21
    2.3.1 差分非线性  20-21
    2.3.2 积分非线性  21
  2.4 SAR ADC 的基本工作原理  21-22
  2.5 单端 SAR ADC  22-24
  2.6 差分 SAR ADC  24-27
  2.7 提高 SAR ADC 能量效率的措施  27-31
    2.7.1 降低电源电压  27-28
    2.7.2 自定时逻辑  28-29
    2.7.3 分段式电容 DAC  29-30
    2.7.4 优化比较器  30-31
  2.8 SAR ADC 性能的限制因素  31
    2.8.1 DAC 的电容的寄生与失配  31
    2.8.2 比较器的失调电压  31
    2.8.3 采样开关的非线性因素  31
  2.9 本章小结  31-32
第三章 高能效 SAR ADC 关键电路的实现  32-52
  3.1 本设计 ADC 的整体结构  32
  3.2 本设计 ADC 的工作时序  32-34
  3.3 改进型的差分电容式 DAC  34-37
    3.3.1 DAC 的结构  34-35
    3.3.2 ADC 处于前期准备状态时 DAC 的工作  35-36
    3.3.3 ADC 处于 10-bit Cycling 状态时 DAC 的工作  36-37
  3.4 开关网络  37-41
    3.4.1 传输门开关  37-38
    3.4.2 开关控制网络  38-39
    3.4.3 开关控制信号  39-41
  3.5 比较器的设计  41-49
    3.5.1 消除失调电压电路  42-43
    3.5.2 预放大电路  43-45
    3.5.3 预放大电路的交流仿真  45-46
    3.5.4 锁存比较器  46-48
    3.5.5 整体比较器的失调电压仿真  48-49
  3.6 逐次逼近寄存器  49-51
  3.7 本章小结  51-52
第四章 高能效 SAR ADC 整体电路的仿真  52-58
  4.1 ADC 的整体性能仿真  52-57
    4.1.1 功能仿真  52
    4.1.2 动态性能仿真  52-54
    4.1.3 静态性能仿真  54-56
    4.1.4 ADC 综合指标 FOM 的仿真  56-57
  4.2 本章小结  57-58
第五章 高能效 SAR ADC 版图设计和后仿真  58-63
  5.1 版图设计考虑  58-60
  5.2 整体版图  60-61
  5.3 后仿结果  61-62
  5.4 本章小结  62-63
总结与展望  63-64
参考文献  64-68
攻读硕士学位期间取得的研究成果  68-69
致谢  69-70
附件  70

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 数字电路 > 数模、数模转换电路
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