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布尔过程与波形模拟器

作　者: 李立健
导　师: 闵应骅
学　校: 中国科学院研究生院（计算技术研究所）
专　业: 计算机应用技术
关键词: 布尔过程波形模拟器内建自测试功率消耗估计
分类号: TN405
类　型: 博士论文
年　份: 2001年
下　载: 71次
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内容摘要

由于芯片制造工艺的进步和EDA工具的进步，集成电路的集成度和工作频率不断提高，在这个背景下，怎样在高频率下用解析途径来表示电路的逻辑行为与定时关系，EDA工具怎样快速而精确地处理更大规模的电路，以及怎样有效地测试复杂度越来越高的集成电路都是迫切需要研究的问题。本文的研究就是围绕着这些问题开展的，创新性的工作主要体现在以下几个方面： 1．基于布尔过程的波形模拟器。它以布尔过程为基础，可以同时反映电路的逻辑行为与定时关系，是一个快速的、适度精确的数字化波形模拟器。其主要特点为：(1)可以使用多种门级延时模型，模拟的精度与速度取决于所使用的延时模型。(2)可以模拟无反馈电路和有反馈电路。(3)可以对电路中的任意逻辑门定义延时值，(4)在模拟过程中删除波形传播中产生的实际不存在的窄脉冲。通过SPICE模拟，获得了各种逻辑门的定时参数，以便构造各种门级延时模型，满足不同的精度与速度要求。经过与SPICE的比较实验，在使用固定延时模型条件下，波形模拟器的模拟速度比SPICE快几万倍。在分析影响门级延时模型精度原因的基础上，提出了一个多因子门级延时模型，实验表明，它具有更好的模拟效果。 2．一个基于LFSR-ROM的确定性BIST方案。它的测试向量产生器由LFSR和ROM两部分组成。LFSR用于产生大量的伪随机测试向量，用于检测电路中的绝大部分故障。而ROM用于产生少量确定性测试向量，以检测电路中少量随机测试向量难测故障。确定性测试向量由ATPG算法产生，并带有随意位，经过两维压缩后存入ROM。因此，极大地降低了硬件开销。实验证明，与类似地方法相比，本方案可以成倍地节省ROM所占硬件，达到或超过ATPG工具的故障覆盖率。由于本方案的ROM存储效率高，可有意适当增加确定性测试向量的使用量，减少随机测试向量的数量，与单纯使用LFSR的BIST相比，测试时间较短。因此，是一个有效的BIST方案。为了保证满足电路的低功耗约束，波形模拟器被用于估计自测试阶段的最大功耗。

全文目录

独创性声明  3
关于论文使用授权的说明  3-4
摘要  4-6
ABSTRACT  6-10
第一章概述  10-20
  1.1 本文的研究背景  10-11
  1.2 集成电路设计与测试  11-13
  1.3 布尔过程  13-14
  1.4 基于布尔过程的波形模拟器  14-16
  1.5 一个波形模拟器应用实例  16-18
  1.6 本文的主要贡献及结构安排  18-20
第二章集成电路设计与测试  20-49
  2.1 集成电路设计  20-27
  2.2 自动测试产生  27-36
  2.3 可测性设计  36-43
  2.4 内建自测试  43-47
  2.5 本章小结  47-49
第三章布尔过程  49-62
  3.1 布尔过程的提出  49-50
  3.2 布尔过程论  50-52
  3.3 波形及其特性  52-56
  3.4 波形多项式及其性质  56-59
  3.5 布尔过程的应用  59-61
  3.6 本章小结  61-62
第四章基本逻辑门参数  62-71
  4.1 门级延时模型  62-63
  4.2 基本逻辑门的电路模型  63-65
  4.3 基本逻辑门参数  65-68
  4.4 影响逻辑门延时的主要因素  68-70
  4.5 本章小结  70-71
第五章基于布尔过程的波形模拟器  71-85
  5.1 电路模拟器回顾  71-72
  5.2 无反馈电路模拟  72-77
  5.3 有反馈电路模拟  77-84
  5.4 本章小结  84-85
第六章模拟精度与速度比较  85-92
  6.1 评价方法  85-86
  6.2 电路转换  86-87
  6.3 精度与速度比较  87-88
  6.4 一个更有效的延时模型  88-90
  6.5 本章小结  90-92
第七章一个波形模拟器应用实例  92-105
  7.1 一个使用压缩测试向量的 BIST方案  92-100
  7.2 自测试阶段的最大功耗估计  100-103
  7.3 本章小结  103-105
第八章总结  105-108
参考文献  108-119
致谢  119-120
作者简历  120-121
作者在攻读博士学位期间发表论文目录  121

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