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可重构阵列自测试与容错技术研究

作　者: 孙川
导　师: 王友仁
学　校: 南京航空航天大学
专　业: 测试计量技术及仪器
关键词: 数字电子系统可重构硬件细胞单元阵列自主容错自重构内建自测试
分类号: TN791
类　型: 硕士论文
年　份: 2010年
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内容摘要

随着半导体工艺与集成电路的不断发展,数字电子系统的集成度越来越高,它在生命周期中发生故障的可能性也随之增大。因此,数字电子系统的容错能力逐渐受到了人们的重视。可重构阵列具有可重复编程、功能灵活、集成度高、开发周期短与研发成本低等优点,在电子系统设计中已经得到了广泛应用,它的出现为电子系统的容错提供了更为灵活的方法。目前,可重构阵列的自测试与容错技术已经成为研究热点之一。本文主要研究了可重构阵列的自测试与容错技术,论文的主要研究工作如下:(1)通过改进设计使可重构阵列有两种工作模式:普通工作模式和故障自测试工作模式。其中,当可重构阵列处于对安全性要求较高的条件下时,可以拉低测试使能信号使其工作在自测试模式。可重构阵列采用在线循环自测试方法,故障测试时并不影响阵列执行正常的逻辑功能。(2)针对可重构阵列冗余资源利用率低以及时间开销大等问题,本文设计了两层容错机制:1)在测试到故障后,首先在细胞单元内部以空闲的基本逻辑单元为重构对象完成第一层容错,此过程不需要内建容错处理单元的参与,实现自主容错;2)当细胞单元内部没有空闲的基本逻辑单元时,通过调用内建容错处理单元发出控制命令,以距故障细胞单元最近的空闲细胞单元取代故障细胞单元来实现第二层容错。(3)本文最后以六位并行乘法器和六位并入串出移位寄存器为例实现在阵列上的映射,对其仿真并下板测试,验证了可重构阵列的自测试与容错能力,并和其它可重构阵列容错技术的容错能力、冗余资源利用率和容错时间进行了分析对比,说明本文设计结构具有容错性能好、资源利用率小和时间开销小等方面的优势。本课题研究工作受国家自然科学基金(60871009)和航空科学基金(2009ZD52045)的资助。

全文目录

摘要  4-5
ABSTRACT  5-10
图表清单  10-13
注释表  13-14
第一章绪论  14-17
  1.1 课题的研究背景与意义  14
  1.2 课题的技术研究现状分析  14-15
    1.2.1 国外研究现状  14-15
    1.2.2 国内研究现状  15
  1.3 本文的研究工作及内容安排  15-17
    1.3.1 本文的研究工作  15-16
    1.3.2 论文的内容安排  16-17
第二章可重构阵列故障测试与容错技术分析  17-27
  2.1 可重构阵列的故障类型与测试机制  17-19
    2.1.1 故障模型  17-18
    2.1.2 故障测试机制  18-19
  2.2 可重构阵列容错技术简介  19-26
    2.2.1 硬件冗余容错技术  20-21
    2.2.2 用于可重构阵列的重布局布线容错技术  21-26
    2.2.3 针对瞬态故障的周期性擦拭技术  26
  2.3 本章小结  26-27
第三章一种具有自测试与容错能力的可重构阵列体系结构设计  27-47
  3.1 引言  27
  3.2 可重构阵列的整体结构模型  27-29
    3.2.1 互联结构  27-28
    3.2.2 开关块结构  28-29
    3.2.3 细胞单元与换向块的互联方式  29
  3.3 可重构阵列的细胞单元  29-39
    3.3.1 可配置逻辑层  30-34
    3.3.2 检测层  34-35
    3.3.3 ID 识别与配置层  35-36
    3.3.4 布线层  36-39
  3.4 外部线网信息存储单元  39-40
  3.5 内建容错处理单元  40-46
    3.5.1 状态流程切换控制器  42-43
    3.5.2 线网动作控制器  43-44
    3.5.3 计数器组  44
    3.5.4 内建容错处理单元调用外部线网信息存储单元验证  44-46
  3.6 本章小结  46-47
第四章可重构阵列内建自测试与容错方法研究  47-62
  4.1 引言  47
  4.2 可重构阵列细胞单元的内建自测试方法  47-53
    4.2.1 在线循环自测试方法  47-51
    4.2.2 细胞单元在线循环自测试仿真验证  51-53
  4.3 可重构阵列的容错方法  53-61
    4.3.1 可重构阵列细胞单元的内部容错  53-59
    4.3.2 可重构阵列的第二层容错  59-61
  4.4 本章小结  61-62
第五章应用实例与实验结果分析  62-76
  5.1 电路验证平台和设计流程  62-64
    5.1.1 电路的验证平台  62-64
    5.1.2 电路的设计流程  64
  5.2 六位并行乘法器  64-67
    5.2.1 电路设计  64-65
    5.2.2 实验分析  65-67
  5.3 六位并入串出移位寄存器  67-71
    5.3.1 电路设计  67-68
    5.3.2 实验分析  68-71
  5.4 实验验证  71-72
  5.5 实验结论  72-73
  5.6 性能分析  73-75
    5.6.1 容错能力  73
    5.6.2 资源利用率  73-74
    5.6.3 容错时间  74-75
    5.6.4 布线时间  75
  5.7 本章小结  75-76
第六章总结与展望  76-77
  6.1 研究工作总结  76
  6.2 后续研究建议  76-77
参考文献  77-82
致谢  82-83
在学期间的研究成果及发表的学术论文  83

可重构阵列自测试与容错技术研究

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