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SOC设计中IP核的测试方法与应用

作　者: 孟庆
导　师: 严晓浪；何乐年
学　校: 浙江大学
专　业: 电路与系统
关键词: SOC IP复用可测性设计内建自测试确定性自测试自动向量生成线性反馈移位寄存器伪随机向量生成多输入鉴别码
分类号: TN402
类　型: 硕士论文
年　份: 2004年
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引　用: 12次
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内容摘要

随着半导体工艺的进展和设计水平的提高，芯片设计业已进入了SOC(系统级芯片)时代。单个芯片上集成了更多数量的晶体管，能够完成更加复杂的功能。另外由于日益紧迫的市场要求，芯片的设计周期变得很短，大量地运用预先设计好的标准IP模块来构建SOC芯片的方法逐渐成为主流。所以，当前SOC芯片的两个显著特点是规模巨大和大量的内嵌芯核。但是如此大规模的芯片其制造故障也会随之提高，这就对芯片测试提出了更高的要求，不仅需要更大型和更昂贵的测试仪器、更加精准的时序控制，还需要花费更长的单芯片测试时间，这都会导致测试成本的提高。当前SOC芯片内部大量地采用IP核，由于IP的使用、授权、保护等措施也会给测试带来更多的挑战。在以往传统的测试领域里，即使是运用了DFT(可测性设计)技术，采用基于扫描链的测试方法，也还是难以满足如今的测试成本激增的问题。然而，如果采用基于BIST(内建自测试)的测试技术，在芯片内部增加了测试电路，在测试时期使用自测试的方式测试内嵌的芯核，就能够测试诸如IP芯核、片内存储器、或者其他通用大规模逻辑等电路。并且这种测试方法对测试仪器的要求可以大大降低，能够进行高速测试。基于确定性测试的DBIST方法是其中比较好的一种解决方案，能够显著地减少测试成本、简化测试步骤，大幅度提高测试效率。

全文目录

摘要  5-6
第一章绪论  6-8
第二章传统的测试方法以及局限性  8-23
  2.1 测试的基础概念  8-10
  2.2 故障模型与算法  10-13
  2.3 测试的发展  13-14
  2.4 DFT扫描测试  14-19
  2.5 SOC芯片对测试的要求  19-23
第三章采用BIST的测试方法  23-42
  3.1 BIST的来源和优势  23-25
  3.2 BIST的结构  25-28
  3.3 BIST的几种分类  28-40
    3.3.1 MEMBIST  28-35
    3.3.2 LogicBIST  35-37
    3.3.3 COREBIST  37-40
  3.4 BIST的缺点和代价  40-42
第四章 CORE BIST的结构和实现方法  42-57
  4.1 CORE BIST与Logic BIST的比较  42-43
  4.2 DBIST的结构  43-50
    4.2.1 DBIST的简要工作方式  44-45
    4.2.2 Wrapper cell的结构  45-48
    4.2.3 测试控制器的结构  48-50
    4.2.4 被测的IP核  50
  4.3 DBIST工作方式  50-52
  4.4 P1500协议与CTL语言  52-57
    4.4.1 P1500协议的简介  53-55
    4.4.2 CTL语言介绍  55-57
第五章测试向量生成方法与理论  57-69
  5.1 测试向量  57-60
  5.2 PRPG伪随机数生成  60-63
    5.2.1 External LFSR  60-61
    5.2.2 Internal LFSR  61-63
  5.3 利用LFSR的数据压缩  63-65
  5.4 MISR多输入鉴别寄存器  65-66
  5.5 Re-seeding方法  66-69
第六章实验结果与分析  69-79
  6.1 DBIST方法的流程  69-74
    6.1.1 DFT的要求  69-70
    6.1.2 对CPU进行wrapper  70-72
    6.1.3 进行DBIST集成  72-74
  6.2 DBIST的ATPG  74-77
  6.3 传统SCAN/ATPG方法  77-78
  6.4 比较DBIST和SCAN／ATPG的数据  78-79
第七章结论  79-80
参考文献  80-82
致谢  82

SOC设计中IP核的测试方法与应用

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