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H.264/AVC解码芯片的SoC设计

作　者: 王星睿
导　师: 林涛
学　校: 同济大学
专　业: 电路与系统
关键词: H.264/AVC 视频解码 CAVLC DPB
分类号: TN764
类　型: 硕士论文
年　份: 2007年
下　载: 23次
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内容摘要

H．264／AVC是ITU-T Video Coding Experts Group(VCEG)与ISO／IEC MovingPicture Experts Group(MPEG)共同组成的Joint Video Team(JVT)所制定的最新一代视频编码国际标准，也被称为MPEG-4 PART10。H．264标准支持从低带宽，高误码率的无线移动视频到高带宽，低误码率的有线视频广播等多种应用。因此，日益受到业界的关注，为了实现更高的编码效率，H．264／AVC采用了很多新的编码技术，如多参考帧预测，多尺寸编码块模式，1／4像素精度运动矢量，整数变换量化，基于内容的熵编码，新型帧内预测，去块效应滤波等。H．264具有优异的压缩性能和良好的网络亲和性，同时运算复杂度相对于MPEG2也提高了2～3倍，因此对其实现提出了巨大的挑战。当前的技术实力下，基于通用DSP或者CPU的软件解决方案在实现高清晰度电视幅面的解码时显得能力不足。本文提出了一种基于SoC的解决方案，结合软硬件各自的优点，避其不足，试图解决H．264／AVC在高清幅面下的实时解码。本文首先从H．264／AVC标准所采用的新技术开始介绍，然后对解码芯片整体架构给予了充分说明，最后重点描述了熵解码部分(CAVLC)和DPB(decodedDicture buffer)部分的硬件实现，给出了一种在宏块级别上优化的CAVLC硬件实现方式和根据宏块划分来储存解码后运动矢量的方法，前者可以在宏块级别上自动，高效的完成熵解码过程，而后者则可以极大的减少储存大量运动矢量的空间，使得整个硬件解码芯片高效的工作。整个设计经过仿真和FPGA验证，达到了较高的设计水平，经由ASIC实现，完全可以满足对高清幅面的实时解码要求。

全文目录

摘要  6-7
ABSTRACT  7-8
目录  8-10
第一章绪论  10-13
  1.1 背景  10
  1.2 H.264解码芯片的研究意义及研究现状  10-12
    1.2.1 本课题的研究意义  10
    1.2.2 H.264的研究现状  10-12
  1.3 论文内容及作者所完成的工作  12-13
第二章 H.264/AVC视频编解码标准概述  13-41
  2.1 H.264协议概述  13-16
    2.1.1 概述  13-14
    2.1.2 系统层结构  14
    2.1.3 H.264算法的主要特点  14-16
  2.2 H.264/AVC编解码器  16-18
    2.2.1 H.264编解码器的特点  16-17
    2.2.2 H.264编码器  17-18
    2.2.3 H.264解码器  18
  2.3 H.264关键技术介绍  18-41
    2.3.1 slice划分及帧/场自适应编码  18-22
    2.3.2 帧内预测  22-26
    2.3.3 帧间预测  26-31
    2.3.4 整数变换与量化  31-34
    2.3.5 环路滤波  34-36
    2.3.6 熵编码  36-41
第三章 H.264解码器设计  41-46
  3.1 设计概述  41-42
  3.2 H.264视频解码的结构框图与各模块实现特性分析  42-46
第四章 CAVLC解码模块和DPB控制模块设计  46-68
  4.1 CAVLC解码模块设计  46-60
    4.1.1 解码原理  46-48
    4.1.2 解码过程  48-51
    4.1.3 硬件设计  51-59
    4.1.4 设计总结  59-60
  4.2 DPB部分设计及硬件实现  60-68
    4.2.1 减少储存量的方法  61
    4.2.2 帧场自适应中的两种变换算法  61-64
    4.2.3 DPB部分硬件实现  64-67
    4.2.4 DPB部分设计总结  67-68
第五章总结和展望  68-71
  5.1 总结  68-69
  5.2 后续工作  69
  5.3 展望  69-71
致谢  71-72
参考文献  72-75
个人简历在读期间发表的学术论文与研究成果  75

H.264/AVC解码芯片的SoC设计

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