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AVS/H.264数字视频解码SOC芯片中视频后处理系统的设计与研究

作　者: 龚迪军
导　师: 刘建新
学　校: 西华大学
专　业: 机械电子工程
关键词: 视频解码视频后处理系统 SDRAM控制器 AVS/H.264 图像加速器
分类号: TN919.81
类　型: 硕士论文
年　份: 2009年
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内容摘要

数字电视,特别是高清晰度数字电视,是电视接收系统的发展潮流。我国计划于2015年前完成对现有的3.2亿台模拟电视接收机进行数字化改造的工作,或加装数字机顶盒、或置换为数字电视接收机。数字视频解码芯片是数字电视等视听设备的核心器件,目前绝大多数仍依赖国外进口。为了打破国外的技术垄断,推动具有中国自主知识产权的音视频编解码标准AVS(Audio Videocoding Standard)的发展,并且为了兼容目前最先进的视频编解码标准H.264,本文结合中科院计算所宁波分所研发AVS/H.264数字视频解码SOC芯片的需要,对视频后处理子系统的设计进行深入研究。本文以视频后处理系统的研究为立足点,对外部数据存储系统设计与I~2C总线控制器的设计做了重点研究。视频后处理系统设计中,提出了一种硬件成本低、抗混叠性好、视频缩放效果好的算法,实际运用到图像缩放模块中;设计了为电视用户提供良好的界面和更灵活的人机交互的视频屏幕显示单元——2D图像加速器,方便用户选择节目表、节目信息、频道、音量、播放模式等,取得了很好的效果。在外部数据存储系统设计中,以宏块为单位的帧缓存组织形式是针对视频解码以宏块为单位进行运算的特点设计的,相比按像素行的存储方式,节省了87.1%的SDRAM激活和关闭次数,有效降低了访存延时,从而提高了访存效率,满足SOC对大量数据的需求。I~2C总线控制器设计中,根据I~2C总线的时序标准,对不同显示模式向Adv7303a单向发送不同的125个字节配置信息,实现了Adv7303a亮度和色度信号数模转换的功能。我们设计的视频解码SOC芯片在主时钟频率133MHz下,支持AVS视频基准档次6.0级别和H.264 main profile,支持分辨率为1920×1080每秒30帧的高清实时解码,并能在视频后处理系统处理下,满足对视频图像进行缩放和显示的实时性要求。

全文目录

摘要  2-4
Abstract  4-8
1 绪论  8-18
  1.1 数字视频压缩技术  9-12
  1.2 主要的视频编解码标准的发展简介  12-15
  1.3 视频后处理的意义和必要性  15-16
  1.4 本文的研究意义和论文的组织  16-18
2 AVS/H.264数字视频解码SOC芯片系统架构设计  18-24
  2.1 解码器的功能框架  18-19
  2.2 软硬件划分  19-21
  2.3 硬件模块划分  21-24
3 数据存储系统设计  24-36
  3.1 分层存储系统  24-25
  3.2 SDRAM介绍及SDRAM控制器的设计  25-31
  3.3 帧缓存设计  31-36
4 视频后处理系统的设计与研究  36-57
  4.1 系统结构的设计  36-38
  4.2 2D图像加速器模块的设计  38-44
  4.3 图像缩放模块的设计  44-51
  4.4 视频叠加和混合模块的设计  51-54
  4.5 I~2C总线控制器的硬件设计  54-57
5 仿真、验证和综合  57-72
  5.1 集成电路的发展与VLSI设计流程  57-60
  5.2 仿真  60-61
  5.3 验证方案  61-70
  5.4 系统综合与布局布线  70-72
6 总结与展望  72-73
  6.1 本文的工作总结  72
  6.2 下一步的研究方向  72-73
参考文献  73-76
附录A  76-77
作者在读期间科研成果简介  77-80
致谢  80

AVS/H.264数字视频解码SOC芯片中视频后处理系统的设计与研究

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