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基于SAT的通路时延故障测试生成技术的研究

作　者: 姜升
导　师: 吴为民
学　校: 北京交通大学
专　业: 计算机科学与技术
关键词: 布尔可满足性时延故障测试自动向量测试生成跳变通路时延故障
分类号: TN407
类　型: 硕士论文
年　份: 2011年
下　载: 21次
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内容摘要

多年来,集成电路测试是制约我国集成电路工业的“瓶颈”。在半导体技术工艺跨入深亚微米甚至纳米时代的今天,仅仅基于固定型故障的测试已经不再满足测试与可靠性的要求。对时延故障进行有效测试,已经成为生产测试的核心环节和集成电路测试领域的热点问题。本文基于布尔可满足性(SAT-based)从以下几个方面对通路时延故障的自动向量测试生成技术进行了研究,包括非鲁棒性测试,鲁棒性测试和跳变通路时延故障(transition path delay fault)测试,并提出了一种基于布尔可满足性的方法求解跳变通路时延故障模型下的测试问题。一、研究了通路时延故障模型的测试生成算法。通过七值逻辑系统及其编码,将电路中的逻辑蕴含关系以合取范式(CNF)的形式表示出来,以达到将ATPG问题公式化为可满足性问题的目的。在电路公式化的基础上,添加相应的通路敏化条件形成最终的合取范式,并使用SAT求解器来求解。这种方式比传统方法更加方便,效率更高。二、对跳变通路时延故障模型进行了研究。该模型是I. Pomeranz在2008年提出的新故障模型,本文对其进行了详细研究和分析,并且将之与通路时延故障模型进行了对比。这种模型是将通路时延故障模型和跳变时延故障模型结合起来的故障模型,主要用于测试通路子路径上小时延的积累所引起的跳变故障(transition faults)。跳变通路时延故障模型下的测试能够同时检测一条被测通路上的通路时延故障和所有的跳变故障。三、在跳变通路时延故障模型下,提出了一种基于布尔可满足性的测试生成算法。该算法借鉴了非鲁棒性测试生成算法,增加了部份约束条件。使用该算法对ISCAS’85基准电路进行测试,其结果显示了该算法的有效性。

全文目录

致谢  5-6
中文摘要  6-7
ABSTRACT  7-10
1 引言  10-17
  1.1 本文研究背景和意义  10-13
  1.2 国内外研究现状  13-15
    1.2.1 国外研究现状  13-14
    1.2.2 国内研究现状  14-15
  1.3 本文主要工作及结构安排  15-17
    1.3.1 主要工作  15
    1.3.2 结构安排  15-17
2 时延故障测试简介  17-28
  2.1 时延测试概述  17-20
    2.1.1 时延故障测试原理  17-19
    2.1.2 时延故障模型  19-20
  2.2 通路时延故障模型  20-28
    2.2.1 基本概念  21-22
    2.2.2 通路时延故障测试的分类  22-28
3 基于SAT的通路时延故障测试  28-43
  3.1 布尔可满足性问题  28-31
    3.1.1 概述  28-29
    3.1.2 基本概念  29-30
    3.1.3 DPLL算法构架  30-31
  3.2 基于SAT的时延故障测试生成  31-40
    3.2.1 多值逻辑  32-34
    3.2.2 组合电路的公式化方法  34-38
    3.2.3 测试生成条件  38-40
  3.3 实验结果分析  40-42
  3.4 本章小结  42-43
4 基于SAT的跳变通路时延故障测试生成  43-54
  4.1 跳变故障简介  43-44
  4.2 跳变通路时延故障模型  44-49
    4.2.1 跳变通路时延故障模型的提出动机  44-46
    4.2.2 跳变通路时延故障模型的定义  46-47
    4.2.3 与通路时延故障比较  47-49
  4.3 基于SAT的跳变通路时延故障测试生成  49-51
    4.3.1 测试生成条件及算法描述  49-50
    4.3.2 实例分析  50-51
  4.4 实验结果分析  51-52
  4.5 本章小结  52-54
5 总结和展望  54-57
  5.1 全文总结  54-55
  5.2 工作展望  55-57
参考文献  57-61
作者简历  61-63
学位论文数据集  63

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