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高速低功耗SRAM研究和设计

作　者: 岳旸
导　师: 李宁；白宁
学　校: 复旦大学
专　业: 集成电路工程
关键词: 嵌入式存储器静态随机存取存储器敏感放大器 Tracking单元阵列分割技术
分类号: TP333
类　型: 硕士论文
年　份: 2010年
下　载: 173次
引　用: 1次
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内容摘要

随着半导体工艺不断等比例缩小,嵌入式存储器在SoC中所占的比重将逐渐增加。到2010年,大约90%的晶圆面积都将被不同功能的存储器所占据。静态随机存取存储器(SRAM)由于高集成度、高速、低功耗以及与逻辑制造工艺良好兼容的特点,使其成为SoC中不可或缺的一个部分。近年来,便携式设备的流行和高性能处理器的需要,对SRAM的性能提出了更高的要求,高速和低功耗设计正成为SRAM设计的主流方向。本文首先对国内外嵌入式SRAM存储器的发展背景进行综述,在对存储单元和基本外围电路工作原理研究的基础上,以TSMC90nm工艺为标准,为SST公司TT240芯片设计了一块1.5Kx32的嵌入式SRAM存储器。在设计过程中,利用分割字线技术和分割位线技术将SRAM分成多个存储阵列块,采用Tracking单元的机制,模拟位线和字线上的负载,通过增加行阵列和列阵列,并采用位线反馈回路的方式,产生全局控制信号。并且采用了带预充机制的锁存型敏感放大器和分级的译码电路,以提高系统工作性能。在版图方面,提出了90nm及以下工艺采用的新型SRAM存储单元版图,并通过优化结构和共享方式,减小了版图的面积。此外,针对TT240的数据安全性要求,将外部电源和存储单元电源分开,通过控制拉低存储单元电压擦除所有数据。基于以上技术,完成了电路和版图设计,并在测试芯片上进行投片,测试结果工作正常符合要求。设计标准(Spec)定义,存储器工作电压范围1.20V-1.32V,工作频率50MHz,最大读写操作平均电流为2mA,最大读取时间7ns。实现了高速低功耗的设计目标。

全文目录

摘要  4-5
Abstract  5-6
第一章引言  6-9
  1.1 存储器产品发展趋势  6-7
  1.2 嵌入式存储器技术  7
  1.3 论文的特点  7-8
  1.4 论文的结构和布局  8-9
第二章 SRAM存储器研究和分析  9-26
  2.1 SRAM基本工作原理  9-10
  2.2 SRAM存储单元的研究  10-11
  2.3 SRAM单元的工作原理  11-14
  2.4 SRAM存储单元静态噪声容限  14
  2.5 SRAM存储阵列布局设计  14-17
  2.6 地址译码电路设计  17-20
  2.7 敏感放大器  20-23
  2.8 位线预充电路  23-24
  2.9 自定时电路  24-25
  2.10 本章小结  25-26
第三章高速低功耗嵌入式SRAM电路设计  26-45
  3.1 存储单元阵列设计  26-27
  3.2 外部控制概述  27
  3.3 SRAM工作状态  27-31
  3.4 全局控制电路  31-33
  3.5 地址译码电路  33-36
  3.6 时序控制电路  36-37
  3.7 数据写入电路  37-38
  3.8 敏感放大器电路  38-41
  3.9 数据输入输出电路  41-42
  3.10 数据擦除电路  42-43
  3.11 SRAM性能特性仿真验证  43-44
  3.12 本章小结  44-45
第四章嵌入式SRAM版图设计  45-54
  4.1 存储单元版图  45-49
  4.2 Tracking结构的版图实现  49-50
  4.3 MOS晶体管的匹配  50-52
  4.4 SRAM电源布局  52
  4.5 版图验证  52-53
  4.6 本章小结  53-54
第五章结束语  54-56
  5.1 设计总结  54
  5.2 工作展望  54-56
参考文献  56-58
致谢  58-59

高速低功耗SRAM研究和设计

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