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嵌入式增益单元存储器针对数据可访问率和抗软错误能力的设计研究

作　者: 孟超
导　师: 林殷茵
学　校: 复旦大学
专　业: 微电子学与固体电子学
关键词: 动态随机存储器嵌入式存储器增益单元存储器逻辑工艺兼容性数据保持时间交错并行隐式刷新技术数据可访问率行式校验纠错ECC技术软错误率可靠性
分类号: TP333
类　型: 硕士论文
年　份: 2011年
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内容摘要

随着手持移动设备的蓬勃发展,人们对SOC中高性能嵌入式DRAM提出了更多的要求。不仅需要其仍然保留在记忆密度和电路功耗上的固有优势,又希望在速度和逻辑工艺兼容性上可以媲美SRAM。同时如何改善数据保持时间、提高数据可访问率以及增强抗软错误的能力也是亟待解决的问题。无电容动态随机存储器作为下一代嵌入式存储器的有力候选者之一,已经成为目前新型存储器设计中的重要研究方向,这主要是由于其在性能上所具有的突出优点。尤其是增益单元(gain cell)存储器,目前在国际上和国内已经有多家研究机构和公司投入力量开展研究,足以说明其重要性。本论文通过对传统增益单元版图的优化,使其单元尺寸仅为同代6T SRAM的40%,同时采用一些结构和工艺的技巧增大存储电容并抑制漏电,使数据保持时间提高近20倍。并利用该存储器单元读写端口分离的结构和操作特性,提出了一种新型的交错刷新技术,这种技术可以在不牺牲较大面积的情况下实现100%的数据访问率。另外,为了应对单元向更小的工艺缩放时可能出现的高软错误问题,又提出一种行式校验纠错的ECC架构,既减小了原本ECC校验单元和相应读写电路部分的面积,同时有效改善了数据的可靠性。论文描述了该64Kb存储器测试芯片的系统功能、阵列架构、外围电路设计,首次提出并验证了多项创新性的电路技术。并已将芯片在中芯国际0.13μm逻辑工艺线上进行了流片,芯片大小为1.35mm x 1.35mm。

嵌入式增益单元存储器针对数据可访问率和抗软错误能力的设计研究

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