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基于JTAG的基带芯片可测试性结构的设计

作　者: 亢敏
导　师: 余宁梅
学　校: 西安理工大学
专　业: 微电子与固体物理学
关键词: JTAG 边界扫描技术 TAP控制器调试可测试性设计
分类号: TN402
类　型: 硕士论文
年　份: 2009年
下　载: 49次
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内容摘要

随着大规模集成电路的高速发展,芯片的集成度不断提高,电路的复杂度也不断增加,芯片的测试工作面临着严峻的挑战,传统的物理接触的测试方法显然已经不能满足当前的测试要求。在芯片设计阶段采用可测性设计已是必然。为了满足手机基带SOC芯片的测试要求,论文在深入研究JTAG (Joint Test Action Group)规范的基础上,遵循IEEE1149.1标准,进行了JTAG接口结构的设计,包括TAP控制器、寄存器组、指令集及扫描单元等。通过TAP控制器功能模块的设计,实现了BYPASS测试模式、IDcode测试模式的控制,并通过EXTEST,INTEST,SAMPLE等指令集实现了芯片DFT逻辑测试,完成了基带芯片测试控制模块的基本测试功能。在此基础上,针对SOC手机基带芯片内集成了多种不同功能模块的特点,通过对JTAG接口的扩展,实现了控制模块的控制功能扩展,进而设计了内建自测试,边界扫描,ARM处理器调试等模式的控制逻辑,并在芯片的顶层应用,实现了对边界扫描,内建自测试,片上调试三种测试模式的控制。采用状态机结构、运用Verilog HDL完成了上述控制模块的RTL设计,通过仿真验证了各功能模块的设计正确性,最后对各模块进行了整合,搭建了芯片测试平台,并对芯片进行了相关测试。结果表明,设计的测试控制器能够完成各种模式的测试,功能正确；扩展的测试接口能够顺利完成对相应复杂芯片测试模式的控制。设计的测试控制器已实际运用于手机基带芯片中。

全文目录

摘要  3-4
Abstract  4-7
1 绪论  7-15
  1.1 课题研究背景  7-8
  1.2 国内外的发展情况  8
  1.3 可测试性设计的内容  8-13
    1.3.1 存储器的内建自测试MBIST  9-10
    1.3.2 边界扫描测试  10-12
    1.3.3 基于JTAG片上调试系统  12-13
  1.4 论文结构安排  13-15
2 JTAG接口的原理及结构  15-30
  2.1 JTAG的基本结构  15-16
  2.2 测试存取通道TAP  16-17
  2.3 TAP控制器  17-20
  2.4 指令寄存器  20
  2.5 测试数据寄存器  20-22
    2.5.1 旁路寄存器(Bypass Register)  20-21
    2.5.2 边界扫描寄存器(Boundary-scan Register)  21
    2.5.3 器件标志寄存器(ID Code Register)  21
    2.5.4 专用功能寄存器  21-22
  2.6 JTAG指令  22
  2.7 ARM11的JTAG调试接口  22-29
    2.7.1 调试寄存器  23-25
    2.7.2 指令  25-26
    2.7.3 扫描链  26-27
    2.7.4 本设计中使用的寄存器  27-29
  2.8 本章小节  29-30
3 基于基带芯片的JTAG设计方案  30-49
  3.1 基带芯片的测试需求分析  30-31
  3.2 JTAG的端口信号  31-32
  3.3 寄存器及测试指令集的设计  32-35
  3.4 TAP控制器的实现  35-40
  3.5 边界扫描的控制逻辑及扫描单元的设计  40-44
    3.5.1 边界扫描的控制逻辑设计  40-41
    3.5.2 扫描单元的设计  41-44
  3.6 内建自测试的控制逻辑设计  44-47
  3.7 片上调试测试的控制逻辑设计  47-48
  3.8 本章小结  48-49
4 JTAG接口在芯片的具体应用及仿真  49-62
  4.1 系统测试平台  49-51
  4.2 测试控制的系统级结构  51-52
  4.3 旁路测试  52-53
  4.4 器件标志寄存器测试模式  53-54
  4.5 边界扫描模式  54-56
  4.6 内建自测试模式  56-57
  4.7 片上调试模式  57-61
    4.7.1 ICE调试  57-59
    4.7.2 ETM调试  59-61
  4.8 本章小结  61-62
5 总结和展望  62-64
致谢  64-65
参考文献  65-66

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