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基于RSA和Eflash的安全SOC设计
作 者: 曾健林
导 师: 严晓浪
学 校: 浙江大学
专 业: 电路与系统
关键词: SoC 安全性 RSA加速器 JTAG开关 安全下载更新
分类号: TN47
类 型: 硕士论文
年 份: 2012年
下 载: 22次
引 用: 0次
阅 读: 论文下载
内容摘要
随着网络通信技术的不断进步以及手持智能终端的迅速普及,信息安全成为SoC设计中必须要考虑的问题。在安全SoC的设计中,必须要考虑两个问题:首先是要具备一定的加解密功能;其次是要有完整的机制确保芯片内数据的安全。在信息的传输和处理中,往往需要进行加解密运算,因此需要芯片具有一定的加解密功能。片上的非易失存储器中,往往存储着体现产品竞争力的核心算法或者是加解密的密钥,必须有完整的机制确保这些数据的安全性。本文所设计的SoC(代号ARES)正是着力于解决这两个问题。本文的主要研究内容和创新点包括:本文基于AMBA总线协议,设计了由多条AHB总线组成的总线矩阵结构,结合支持多条总线并行访问的片上静态存储器系统,为ARES提供了高的总线带宽。本文基于基-64的蒙哥马利算法,设计了高速可配的RSA硬件加速器。提出了一种高速的模乘器流水结构和对应的可配存储结构。通过五级流水线的并行运算和存储器的灵活配置,可以高效的实现256位到2048位的RSA运算,能有效满足加解密功能需求。同时,采用了时钟关断和操作数隔离技术,有效的降低了RSA加速器的动态功耗。本文提出了一种有效的安全控制机制。利用嵌入式闪存(Eflash)断电后能保存数据的特性,提出了一种有效的JTAG开关的机制,满足正常调试功能的同时,确保了入侵者不能通过JTAG接口获取芯片内信息。结合RSA加速器和Eflash,设计了一种在支持在线更新模式下的安全机制。这一安全机制能确保从外部存储器下载芯片更新程序时的安全性。
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全文目录
致谢 4-5 摘要 5-6 Abstract 6-9 1 引言 9-15 1.1 本文研究的背景和意义 9-11 1.2 安全SoC 11-13 1.2.1 加解密算法 11-12 1.2.2 数据安全 12-13 1.3 国内外的研究现状 13-14 1.4 本文的内容及章节安排 14-15 2 AMBA简介 15-25 2.1 AMBAAHB 16-23 2.1.1 AHB传输 17-19 2.1.2 AHB主机 19-20 2.1.3 AHB从机 20 2.1.4 AHB仲裁器 20-22 2.1.5 AHB译码器 22-23 2.2 AMBAAPB 23-24 2.3 本章小结 24-25 3 ARES的整体架构 25-37 3.1 设计平台 25-26 3.2 ARES的架构框图 26-27 3.3 AHB总线矩阵 27-29 3.4 嵌入式CPU 29-30 3.5 地址空间分配 30-31 3.6 嵌入式存储器 31-34 3.6.1 SMS 32-34 3.7 功耗管理 34-36 3.8 本章小结 36-37 4 高速可配RSA加速器设计 37-56 4.1 RSA算法简介 37-38 4.2 安全性及证明 38-39 4.3 蒙哥马利算法 39-42 4.3.1 MMM算法描述 40-41 4.3.2 MMM-64算法 41 4.3.3 基于MMM算法的RSA运算 41-42 4.4 VLSI实现 42-53 4.4.1 RSA加速器整体架构 43-44 4.4.2 AHB接口及寄存器组 44 4.4.3 模乘器流水结构 44-46 4.4.4 控制器 46-48 4.4.5 存储结构 48-50 4.4.6 低功耗设计 50-53 4.5 性能比较 53-54 4.6 本章小结 54-56 5 Eflash控制器设计及安全机制 56-71 5.1 嵌入式NVM简介 56 5.2 Eflash控制器设计 56-62 5.2.1 Eflash的接口及时序分析 57-60 5.2.2 控制器设计 60-61 5.2.3 仿真波形 61-62 5.3 安全机制设计 62-69 5.3.1 JTAG简介 62-65 5.3.2 JTAG安全控制 65-67 5.3.3 在线升级安全控制 67-69 5.4 本章小结 69-71 6 总结与展望 71-73 6.1 论文研究工作总结 71-72 6.2 未来工作展望 72-73 参考文献 73-76 作者简历及在学习期间取得的科研成果 76
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路(IC) > 大规模集成电路、超大规模集成电路
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