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基于效率最大化的SOC测试程序优化

作　者: 何晖
导　师: 莫亭亭
学　校: 上海交通大学
专　业: 集成电路工程
关键词: 良率 SOC测试方法 Scan 参数测试功能测试频率
分类号: TN407
类　型: 硕士论文
年　份: 2013年
下　载: 7次
引　用: 0次
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内容摘要

集成电路发展到今天的SoC时代，各个公司之间产品的竞争很大程度上取决于成本的竞争，。而如何有效及时地开发出具有高良率和高测试效率的测试程序逐渐成为测试业界最关心的问题。芯片的制造成本，主要在三个方面，晶圆，封装，测试。其中，测试的成本，一般是根据机台的利用时间来计算。所以对于相对而言是灵活性最大，最容易即时显现效果的地方。测试时间减少，也就意味着整体的测试成本的降低。本文将讨论一种针对SOC芯片的低成本测试时间减少解决方案，该方案只是在原有的测试平台（V93K）基础上，改良测试方法和提升测试效率，就可以在保证测试精度和稳定性的前提下实现对芯片要求的所有工程/量产测试需求。其最大的优点是大大降低ATE本身的时间成本，提高的芯片的产出，及时占领市场。测试时间的有效降低的方法，包括了测试频率的调整，测试方法的等效转换，测试硬件的微调，以及测试程序的优化和后期测试数据的分析，在保证测试稳定不受影响的前提下，针对性的选择适当的方法，使测试程序得到做合理的优化。通过之前描述测试时间优化的方法的应用，对目前程序进行针对性的完善，使测试时间相对原来的基础上减少了33%，从而降低了芯片的生产成本，又加速了产品到市场的周期，使产品可以稳定保持产品上市以来第一的市占率。

全文目录

摘要  5-6
ABSTRACT  6-7
目录  7-12
第一章绪论  12-17
  1.1 研究背景  12-14
    1.1.1 SOC 测试发展现状  12-13
    1.1.2 提高测试效率的技术  13-14
  1.2 本文的主要工作与成果  14-15
  1.3 论文结构  15-16
  1.4 准备工作  16
  1.5 本章小结  16-17
第二章芯片介绍和以测试需求为导向来选择测试硬件  17-35
  2.1 芯片及应用系统介绍  17-25
    2.1.1 Kinect 工作原理阐述  18-20
    2.1.2 PS1080 芯片功能架构  20-22
    2.1.3 图形深度处理器工作原理  22-23
    2.1.4 图形深度处理器坐标运算工作原理  23-25
  2.2 芯片应用  25-26
  2.3 芯片测试要求  26-29
  2.4 以芯片的测试为导向对硬件的选择和开发  29-33
    2.4.1 测试机的选择  29
    2.4.2 V93K 测试机介绍  29-30
    2.4.3 测试电路板的设计  30-32
    2.4.4 测试夹具（Socket）的选用  32-33
  2.5 测试环境的要求  33
  2.6 本章小结  33-35
第三章芯片成本控制的重要性  35-39
  3.1 芯片制造的成本  35-36
    3.1.1 Process Window Fixed  35-36
    3.1.2 Defect Reduction  36
  3.2 芯片封装的成本  36-37
  3.3 芯片测试的成本  37-38
    3.3.1 测试成本的重要性  37
    3.3.2 测试成本的技术性  37-38
  3.4 本章小结  38-39
第四章测试时间减少来控制成本  39-47
  4.1 针对本项目减少测试时间的方法  39-40
  4.2 程序的调试和稳定性验证  40-46
    4.2.1 提高测试频率的调试(Scan)  40-42
    4.2.2 参数测试转换为功能测试高测试频率的调试（Vol/Voh）  42-43
    4.2.3 改变 LB 电容来改变模拟信号 (ADC)  43-44
    4.2.4 测试项之间放电次数的减少 (Relay)  44-45
    4.2.5 功能测试（Function）中 100%项目的剔除  45-46
  4.3 本章小结  46-47
第五章最终测试程序的验证及数据统计  47-52
  5.1 程序的验证及数据采集  47-49
  5.2 程序优化结果及优化前后对比  49-51
  5.3 本章小结  51-52
第六章总结  52-54
参考文献  54-56
致谢  56-57
攻读硕士学位期间已发表或录用的论文  57

基于效率最大化的SOC测试程序优化

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