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一种应用于SOC芯片带锁定检测的高精度锁相环的设计与研究

作　者: 王贤彪
导　师: 程旭; 曾晓洋
学　校: 复旦大学
专　业: 集成电路工程
关键词: 电荷泵锁相环 时钟锁定检测 SOC应用时钟 高精度时钟
分类号: TN47
类　型: 硕士论文
年　份: 2012年
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内容摘要


随着片上系统(System on Chip, SoC)技术的不断发展,系统对时钟的要求也的不断提高,因此,作为系统时钟提供模块的锁相环(Phase Locked Loop, PLL)时钟发生电路也逐渐成为SoC系统越来越重要的组成部分,在一定程度上,PLL的性能对整个SoC系统的性能有着至关重要影响。本论文的选题,正是基于某SoC芯片的应用,需要给系统提供符合要求的高精度带锁定检测的时钟产生模块。并且是基于两个不同的系统,要求在SMIC0.18um和TSMC65nm工艺下,分别进行电路设计与仿真,并且会作为时钟提供单元,整合到电路系统中一起流片。此课题主要有两个方面：一是选择了应用广泛且有着良好性能的电荷泵锁相环(Charge Pump PLL, CPPLL)来作为时钟发生器电路,并且对每个模块调研选择,最终设计出在输出时钟频率范围、高精度低抖动、以及锁定时间等方面都符合系统要求的时钟产生电路。二是设计时钟检测模块,满足系统只对稳定时钟的需求,并且在SOC系统进行复位与换频时,锁定检测电路与接口电路,能够很好地配合PLL环路,在系统要求的各种工作状态及状态转换时,均能很好地完成系统的要求。

全文目录


目录  2-4
摘要  4-5
Abstract  5-6
引言  6-9
第一章 时钟发生器设计技术  9-19
  第一节 锁相环技术  9-14
    1.1.1 基本的锁相环结构  9-11
    1.1.2 简单锁相环的数学分析  11-12
    1.1.3 简单锁相环的稳定性分析  12-14
  第二节 结构分类  14-15
  第三节 锁相环特性与技术指标  15-16
  第四节 锁相环的工作状态  16
  第五节 锁相环的应用  16-19
第二章 电荷泵锁相环原理与结构分析  19-37
  第一节 电荷泵锁相环的原理  19-21
    2.1.1 电荷泵锁相环的组成结构  19-20
    2.1.2 电荷泵锁相环的工作原理  20-21
  第二节 电荷泵锁相环的数学分析  21-23
    2.2.1 电荷泵锁相环传输函数分析  21-22
    2.2.2 电荷泵锁相环稳定性分析  22-23
  第三节 电荷泵锁相环结构分析  23-37
    2.3.1 鉴频鉴相器(PFD)  23-27
    2.3.2 电荷泵(Charge Pump)  27-31
    2.3.3 低通滤波器(LPF)  31-33
    2.3.4 压控振荡器(VCO)  33-35
    2.3.5 分频器(Divider)  35-37
第三章 电荷泵锁相环模块设计  37-60
  第一节 鉴频鉴相器(PFD)  37-40
    3.1.1 鉴频鉴相器的基本结构  37-39
    3.1.2 鉴频鉴相器的电路实现  39-40
  第二节 电荷泵(Charge Pump)  40-45
    3.2.1 电荷泵的基本结构  40-45
    3.2.2 电荷泵的电路实现  45
  第三节 低通滤波器(LPF)  45-50
    3.3.1 LPF的基本结构  45-48
    3.3.2 低通滤波器的电路实现  48-50
  第四节 压控振荡器(VCO)  50-55
    3.4.1 压控振荡器的基本结构  50-55
    3.4.2 压控振荡器的电路实现  55
  第五节 反馈分频器(Feedback Divider)  55-57
  第六节 输出分频器(Output Divider)  57-60
第四章 锁定检测电路与接口电路设计与仿真  60-69
  第一节 锁定检测电路基本原理  60-64
    4.1.1 锁定检测模块电路  60-62
    4.1.2 分频数M、N变化检测模块  62
    4.1.3 上电复位模块  62-63
    4.1.4 锁定检测电路  63-64
  第二节 接口电路  64-65
  第三节 锁相环换频与接口电路复位仿真  65-69
第五章 锁相环电路仿真分析与测试结果  69-89
  第一节 实际电路、版图与芯片结构  69-71
    5.1.1 PLL顶层电路结构截图  69
    5.1.2 版图(layout)设计  69-71
    5.1.3 实际芯片拍片图  71
  第二节 PLL模块仿真分析  71-77
    5.2.1 SMIC 0.18um工艺锁相环电路仿真  71-74
    5.2.2 TSMC 65nm工艺锁相环电路仿真  74-77
  第三节 锁相环稳定性分析  77-80
    5.3.1 环路稳定判断方法  77
    5.3.2 SMIC 0.18um工艺锁相环电路稳定性分析  77-79
    5.3.3 TSMC 65nm工艺锁相环电路稳定性分析  79-80
  第四节 芯片测试结果  80-89
    5.4.1 芯片测试环境  80-81
    5.4.2 芯片测试结果  81-89
第六章 总结与展望  89-91
参考文献  91-95
致谢  95-96

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路（IC） > 大规模集成电路、超大规模集成电路
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