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微处理器中锁相环的设计

作　者: 张禹
导　师: 张波；冀力强
学　校: 电子科技大学
专　业: 软件工程
关键词: 微处理器电荷泵锁相环电流模抖动
分类号: TP332
类　型: 硕士论文
年　份: 2008年
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内容摘要

本文设计了一个应用于微处理器中作为时钟驱动的高性能电荷泵锁相环(CPPLL)电路,本次设计采用标准的CMOS电荷泵锁相环结构,主要包括鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、分频器五个部分。在详尽分析锁相环内部结构和基本原理的基础上,研究了其相位噪声特性和环路特性,并对该锁相环进行了详细的模拟仿真。最后,完成版图绘制和后仿真工作。为了使整个电荷泵锁相环的电路结构达到最优化,本次设计采用多种新结构:采用了有效消除死区的鉴频鉴相器结构;采用了低功耗、高充放电速度、并很好抑制电荷共享效应的电流模电荷泵结构;采用了宽振荡范围、低噪声的两级差分负阻压控振荡器结构;采用了噪声低、功耗小的电流模滤波器电路;采用了工作速度较快的Master-slave分频器电路。通过仿真验证,本设计在以理想时钟源为参考信号时,系统锁定时间为12.5μs,中心振荡频率为533MHz输出频率66MHz,环境温度在-55℃～125℃之间变化时,频率抖动为:ΔF p?p=87.721Hz,相对频率抖动为:0.0021442‰;周期抖动为:ΔT p?p=4.289ps,相对周期抖动为:0.0021445‰。锁相环的整体功耗小于30mW。实现了稳定性好,锁定时间快,功耗低的设计目标。

全文目录

摘要  4-5
ABSTRACT  5-10
第一章绪论  10-20
  1.1 课题背景  10-12
  1.2 锁相环的发展  12-13
  1.3 国内外现状  13-15
  1.4 应用概述  15-19
    1.4.1 频率合成  16
    1.4.2 偏移的减小  16-17
    1.4.3 基本结构  17-19
      1.4.3.1 单端环路的基本结构  17-18
      1.4.3.2 差分锁相环的基本结构  18-19
  1.5 本课题研究的基本内容  19-20
第二章锁相环电路基本原理  20-32
  2.1 锁相环电路结构和基本原理  20-23
    2.1.1 鉴相器(PD)  20-21
    2.1.2 环路低通滤波器(LPF)  21-22
    2.1.3 压控振荡器(VCO)  22-23
  2.2 电荷泵PLL 的数学模型  23-27
  2.3 锁相环相位噪声分析  27-30
    2.3.1 相位噪声的概念  27-28
    2.3.2 锁相环相位噪声分析  28-30
      2.3.2.1 鉴相器的噪声分析  28-29
      2.3.2.2 压控振荡器的噪声分析  29-30
  2.4 本章小结  30-32
第三章电荷泵锁相环电路的设计  32-47
  3.1 电路总体设计  32
  3.2 鉴频鉴相器  32-36
  3.3 电流模电荷泵的设计  36-39
  3.4 电流模滤波器的设计  39-41
  3.5 两级差分负阻压控振荡器的设计  41-45
  3.6 分频器的设计  45-46
  3.7 本章小结  46-47
第四章 HSPICE 的使用  47-57
  4.1 HSPICE 基础知识  47-48
  4.2 输入网表文件  48-49
  4.3 有源器件和分析类型  49-50
    4.3.1 直流分析  49
    4.3.2 交流分析  49-50
    4.3.3 瞬态分析  50
  4.4 输出格式和子电路  50-51
  4.5 控制语句和 OPTION 语句  51
  4.6 仿真控制和收敛  51-53
  4.7 输入语句  53-54
  4.8 Hspice 应用语句  54-56
  4.9 统计分析仿真  56-57
第五章电荷泵锁相环的仿真  57-66
  5.1 鉴频鉴相器电路仿真  57-59
  5.2 电流模电荷泵电路的仿真  59-62
  5.3 电流模滤波器电路的仿真  62-63
  5.4 基于Master-slave 结构分频器的电路仿真  63-64
  5.5 差分负阻压控振荡器的电路仿真  64
  5.6 电荷泵锁相环电路的整体仿真  64-65
  5.7 本章小结  65-66
第六章版图设计及后仿真  66-74
  6.1 锁相环版图设计的考虑  66-70
    6.1.1 噪声抑制  66-67
    6.1.2 闩锁问题  67
    6.1.3 匹配问题  67-68
    6.1.4 PAD 点静电设计  68
    6.1.5 采用MOS 电容  68-70
  6.2 本设计锁相环版图的实现  70-71
    6.2.1 VCO 版图  70
    6.2.2 PFD 版图  70-71
    6.2.3 CP 版图  71
    6.2.4 分频器版图  71
    6.2.5 滤波器版图  71
  6.3 本设计锁相环整体版图布局  71-74
    6.3.1 整体布局  71-72
    6.3.2 模拟部分布局  72-73
    6.3.3 数字部分布局  73-74
第七章结论  74-75
致谢  75-76
参考文献  76-79

微处理器中锁相环的设计

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