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0.35μm高压（14V）工艺平台良率提升和缺陷改善

作　者: 俞沁聪
导　师: 茹国平; 钱文生
学　校: 复旦大学
专　业: 电子与通信工程
关键词: 0.35μm高压 CMOS 良率缺陷
分类号: TN405
类　型: 硕士论文
年　份: 2012年
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内容摘要

随着集成电路飞速发展,芯片的集成度越来越高,同时也对新的集成电路设计和制造提出了更高的要求,其中包括应用日益广泛的高压集成电路。本论文是在所在公司已开发的0.35μm高压14V工艺平台基础上,针对某些产品良率不佳和缺陷发生等问题,通过问题描述、理论分析、实验验证和方案改善等方法,进行了一系列研究。针对在0.35μm高压14V工艺流程中提升产品的良率,从工艺优化角度开展了以下工作。为了优化硅片之间的低压PMOS(LVPMOS)驱动电流工。的稳定性,在淀积多晶硅栅侧壁保护氧化膜(Spacer Oxide)时把低压化学气相淀积(LPCVD)的生产温度从800℃降低到690℃,能减少轻掺杂漏极(LDD)注入的硼离子在器件表面的扩散,使硅片之间的Ionp均匀性更好。通过采用带有自调整工艺控制表格(Adjusted Process Control Table,简称APC Table)的固定时间(by-time)刻蚀方法,对自对准多晶硅化物区域的刻蚀条件进行优化,在生产中使其根据前层氧化膜厚度自行选择对应的刻蚀条件以有效解决刻蚀不足或过刻蚀的问题。将接触孔磷离子注入的注入能量从40keV增加到50keV能改善N型接触孔底部弱反型或者反型不足的问题,防止接触孔漏电失效。针对0.35μm高压14V工艺流程中解决产品的缺陷问题,从工艺改善方面进行了如下工作。因硅片背面有圈状的硅凸起缺陷造成硅片背面白色圈状色差并在硅片正面发生光刻误聚焦的问题,可以通过把硅片背面多晶硅湿法刻蚀中的混合药液FEP刻蚀时间减少1秒,使在湿法刻蚀硅片背面多晶硅时不发生过刻,扩大后续氢氟酸(HF)刻蚀的工艺富裕度。为了防止在内层介质层化学机械抛光(CMP)时硅片周边有互连金属铝外露的现象发生,将下层接触孔层的光刻工艺时周边2mm完全曝光的条件改成不曝光,降低硅片周边区域的台阶差可以有效改善因CMP周边抛光速率快导致的内层介质层过抛光问题。通过采用在金属铝层上淀积一层厚的高密度离子氧化层之前先淀积一层500A的TEOS氧化膜层的方法,缓冲金属铝层与高密度离子氧化层之间不匹配的应力,以解决在后续热处理时高密度离子氧化膜发生鼓涨而使标示层图形产生气泡的现象。通过上述工艺流程改进研究,进一步优化了所在公司0.35μm高压工艺平台,扩大了相关产品工艺窗口,降低了某些缺陷的发生,提高了产品良率,相关优化工艺已运用于实际生产。

全文目录

摘要  4-5
Abstract  5-7
第一章引言  7-9
  1.1 高压集成电路与高压MOSFET发展现状  7-8
  1.2 课题的意义和论文结构  8-9
第二章高压MOSFET的基本结构与原理  9-16
  2.1 MOSFET的基本结构与工作原理  9-11
  2.2 高压MOSFET的结构介绍  11-16
    2.2.1 三维纵向结构的高压MOSFET  11-14
    2.2.2 二维横向结构的高压MOSFET  14-16
第三章 14V高压工艺流程整合与相关生产制程的介绍  16-36
  3.1 14V高压工艺流程整合  16-23
    3.1.1 硅片准备和隔离制程  16-17
    3.1.2 阱区形成和栅氧化制作  17-19
    3.1.3 晶体管和无源元件形成  19-21
    3.1.4 互连和钝化工艺制程  21-23
  3.2 相关生产制程的介绍  23-36
    3.2.1 氧化制程  23-25
    3.2.2 化学气相淀积  25-26
    3.2.3 离子注入  26-28
    3.2.4 光刻技术  28-30
    3.2.5 刻蚀  30-33
    3.2.6 化学机械抛光  33-34
    3.2.7 金属化制程  34-36
第四章高压工艺平台的良率优化  36-49
  4.1 低压PMOS驱动电流的稳定性优化  36-38
  4.2 自对准多晶硅化物区域刻蚀工艺优化  38-44
  4.3 接触孔漏电功能失效工艺优化  44-49
第五章高压工艺平台的缺陷现象改善  49-65
  5.1 背面圈状硅突起现象改善  49-54
  5.2 互联金属铝周边外露现象改善  54-58
  5.3 标示气泡现象改善  58-65
第六章结论  65-67
参考文献  67-69
致谢  69-70

0.35μm高压（14V）工艺平台良率提升和缺陷改善

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