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基于40nm工艺芯片物理设计研究

作　者: 喻建军
导　师: 叶凡; 高峻
学　校: 复旦大学
专　业: 集成电路工程
关键词: 40nm 物理设计后端设计布局布线数字集成电路
分类号: TN402
类　型: 硕士论文
年　份: 2012年
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内容摘要

近几十年来,半导体技术一直遵循摩尔定律的发展规律不断进步,新的工艺带来了芯片性能,面积和功耗方面的优势,推动着半导体行业乃至信息产业的不断发展。然而,诸如互连延时,串扰噪声,工艺偏差和可靠性等问题给物理设计带来了巨大的挑战,物理设计的质量对整颗芯片的性能影响也越来越显著。研究在深亚微米工艺下的芯片物理设计,加快时序收敛,缩短设计周期,改善设计质量,提高芯片可靠性将具有非常重要的实际意义。论文首先介绍了业界流行的物理设计流程,并研究和分析了基于40nm工艺物理设计的挑战,提出了一些有关电源分布,布局布线,时序分析和布线等物理设计方面的建议,这些建议对基于40nm工艺设计具有比较高的参考价值,也被应用到本课题中,并获得了很好的结果。同时对40nm与65nm及以上工艺在物理设计上的区别做了说明。在此基础上,以广泛运用的移动通信基站应用为背景,使用Synopsys公司的IC Compiler和PrimeTime工具完成了一款基于TSMC40nm工艺的商用通讯芯片其中一个模块的物理设计。该模块是一个容量为38400*1024的SRAM存储块,具有高速高吞吐率和低功耗特点,其中包含宏模块162个,标准单元数目大约60万,总面积换算成2输入与非门超过200万门。设计过程主要包括5个部分,包括布局规划和电源分布设计,布局,时钟树综合,布线设计,以及静态时序分析和信号完整性分析,综合考虑面积功耗等因素,确定尺寸为3576.6um*5659.2um,通过小心的布局布线优化以及时序和信号完整性分析,获得了好的设计结果,芯片利用率约60%,使用多阈值单元库尽可能降低了静态功耗,通过多种手段修复了时序和串扰噪声违例。此外,对课题中遇到的布线拥塞,功耗优化和时钟树综合问题,通过分析和对比试验等方式分别做了进一步的研究,并获得了一些对物理设计有帮助的结论。

全文目录

摘要  4-5
Abstract  5-6
第1章引言  6-11
  1.1 课题背景  6-7
  1.2 深亚微米工艺物理设计现状  7-9
  1.3 论文的主要内容  9-11
第2章物理设计流程  11-22
  2.1 前端设计流程  11-12
  2.2 物理设计流程  12-22
    2.2.1 布局规划(Floorplan)  13-14
    2.2.2 电源网络规划(Powerplan)  14-15
    2.2.3 布局(Placement)  15
    2.2.4 时钟树综合(CTS)  15-16
    2.2.5 布线(Route)  16
    2.2.6 静态时序分析(STA)  16-18
    2.2.7 功耗分析(Power)  18-19
    2.2.8 信号完整性分析(SI)  19
    2.2.9 可制造性设计(DFM)  19-21
    2.2.10 物理验证(PV)  21-22
第3章 40nm工艺设计挑战  22-33
  3.1 面临的主要挑战  22-23
  3.2 设计流程中的若干注意事项  23-33
    3.2.1 选择合适的PVT Corner  24
    3.2.2 设置Bounds  24-25
    3.2.3 电源网络  25-26
    3.2.4 布局  26-28
    3.2.5 时钟  28-29
    3.2.6 保持时间修复  29-30
    3.2.7 时序变化  30-31
    3.2.8 布线  31-33
第4章基于40nm工艺物理设计  33-71
  4.1 前期准备和网表检查  33-34
  4.2 布局规划  34-41
    4.2.1 布局规划  35-38
    4.2.2 电源分布  38-41
  4.3 布局  41-47
    4.3.1 布局步骤  43-46
    4.3.2 布局结果  46-47
  4.4 时钟树  47-52
    4.4.1 时钟树综合  47-50
    4.4.2 时钟树优化  50-51
    4.4.3 时钟树综合结果  51-52
  4.5 布线  52-55
    4.5.1 布线步骤  52-54
    4.5.2 布线结果  54-55
  4.6 时序和信号完整性分析  55-71
    4.6.1 功耗优化  56
    4.6.2 静态时序分析  56-65
    4.6.3 信号完整性分析  65-69
    4.6.4 布线ECO  69-70
    4.6.5 时序结果  70-71
第5章若干问题的进一步分析  71-78
  5.1 降低功耗  71-73
    5.1.1 布局布线阶段的处理  71-72
    5.1.2 进一步优化功耗  72-73
    5.1.3 最后的功耗优化  73
    5.1.4 采用Wcleak库  73
  5.2 时钟  73-75
    5.2.1 时钟树引用(Clock Tree Reference)  73-75
    5.2.2 时钟树串扰  75
  5.3 布线拥塞  75-78
第6章结束语  78-80
  6.1 论文总结  78-79
  6.2 展望  79-80
参考文献  80-82
致谢  82-83

基于40nm工艺芯片物理设计研究

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