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一个9bit、125MHz流水线式ADC的研究与设计

作　者: 王韧
导　师: 陈勇
学　校: 电子科技大学
专　业: 微电子学与固体电子学
关键词: 模数转换器流水线开关电容电路非重叠时钟电路
分类号: TN792
类　型: 硕士论文
年　份: 2007年
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内容摘要

近年来,视频信号处理技术的发展十分迅速,这对其中的一项关键技术----“模数转换器”提出了越来越高的要求。模数转换器是一种通用的模数接口电路,它广泛应用于模数混合电路中。由于数字信号处理技术和集成电路工艺水平的推动,模数转换器正朝着更快的转换速率、更高的精度、更低的功耗、更小的面积和更低的误码率等方向发展。本文采用全定制自上而下的技术路线,设计了一款高性能、低功耗模数转换器,用于高清晰数字电视芯片中的模数接口部分。在分析了模数转换基本原理的基础上,经过对各种类型模数转换器的优劣对比,结合视频系统对模数转换器的性能要求,本文决定采用流水线结构的模数转换器。与其它结构模数转换器相比较,流水线式模数转换器的特点是既能实现高的转换速率又能达到相当高的分辨率。在进行速度和功耗的考量折中后,最终确定采用每级1.5位,共8级的流水线式模数转换器结构来实现这个3.3V、125MHz、9位的模数转换器。为了保证所设计的流水线式模数转换器结构和算法的正确性,在进行电路设计之前,本文先利用了Matlab中的系统建模工具Simulink对流水线式模数转换器进行了系统行为级仿真,验证了系统结构的有效性,评估了有可能对模数转换器输出结果造成影响的误差的来源。在Cadence环境下,基于TSMC 0.35um 3.3V CMOS模型,利用HSPICE仿真工具,本文对构成流水线式模数转换器的所有电路进行了设计和仿真。本文主要深入研究了以下子电路和电路功能模块:(1)非重叠时钟电路。利用非重叠时钟电路来控制流水线式模数转换器各级的时序,使流水线各级交替工作。(2)模拟开关。采用CMOS互补开关,取代单管开关,作为开关电容电路的模拟开关。(3)运算放大器。运算放大器是流水线式模数转换器的核心部件,本文采用PMOS晶体管输入、折叠式层叠结构的运算放大器结构来实现。仿真结果表明,运算放大器的增益为91dB、单位增益带宽为450MHz、摆率为500V/us。(4)比较器。本文设计实现了高速、低功耗的比较器。它可工作在125MHz下,且具有极低的静态功耗。(5)流水线第一级采样保持放大器。它将输入的模拟信号在一些时间点上采样,输入至后级。(6)流水线第二至第八级MDAC。它的结构为开关电容采样保持放大器,它具有数模转换、减法、放大2倍和采样保持四项功能。(7)延迟对准寄存器阵列。它将各级流水线的输出数据调整同步,保证各级数字值同时进入数字校正电路。(8)数字校正电路。将各级输出的数字值错位相加,以得到最终转换结果。(9)输出锁存器。锁存输出转换结果。(10)基准电路。利用带隙基准技术,得到一系列的基准电压和基准电流。在所有子电路设计完成后,本文对模数转换器电路进行了整体的仿真,分别对模数转换器施加斜波信号和正弦信号。仿真结果表明,在125MHz采样频率下,当输入斜波信号,模数转换器输出结果正确,没有误码或丢码现象,INL小于1LSB,DNL小于0.6LSB;当输入1MHz至40MHz的正弦信号,对模数转换器的输出数据进行快速傅立叶变换后,得到了模数转换器的各项性能参数:无杂散动态范围SFDR大约为70dB,信噪比SNR大于55dB,总斜波失真THD为-65dB,有效位数ENOB为8.8位,而功耗仅为100mW。所有性能指标都能达到设计要求,证明设计是成功的。

全文目录

摘要  4-6
Abstract  6-12
第一章绪论  12-15
  1.1 研究背景  12-13
  1.2 课题的目的和意义  13
  1.3 当今ADC 的发展趋势  13-14
    1.3.1 向高性能方向发展  13
    1.3.2 向单电源、低电压、低功耗方向发展  13-14
    1.3.3 向单片化方向发展  14
    1.3.4 向混合信号处理芯片方向发展  14
  1.4 论文的章节和结构  14-15
第二章 ADC 的基本原理和分类  15-27
  2.1 采样定理与模数转换的一般步骤  15-16
    2.1.1 采样  15-16
    2.1.2 量化和编码  16
  2.2 ADC 的分类  16-22
    2.2.1 闪电式(Flash)ADC  17-18
    2.2.2 逐次逼近式(Successive Approximation)ADC  18-19
    2.2.3 Σ-Δ(Sigma-Delta)ADC  19-20
    2.2.4 流水线式(Pipelined)ADC  20-21
    2.2.5 本课题采用的ADC 结构  21-22
  2.3 ADC 的性能参数  22-27
    2.3.1 ADC 的静态性能参数  22-25
      2.3.1.1 微分非线性(DNL)  22-23
      2.3.1.2 积分非线性(INL)  23
      2.3.1.3 失调(offset)  23-24
      2.3.1.4 增益误差(Gain Error)  24-25
    2.3.2 ADC 的动态性能参数  25-27
      2.3.2.1 信噪比(SNR)  25
      2.3.2.2 信噪失真比(SNDR)  25-26
      2.3.2.3 无杂散动态范围(SFDR)  26
      2.3.2.4 有效位数(ENOB)  26-27
第三章 1.581T/STAGE 流水线式ADC 的结构和行为级设计  27-42
  3.1 流水线式ADC 的结构  27-28
  3.2 1.581T/STAGE 流水线式ADC 的结构  28-30
  3.3 1.581T/STAGE 流水线式ADC 的实现  30-31
  3.4 非理想因素对流水线式ADC 的影响  31-35
    3.4.1 电容不匹配  31-32
    3.4.2 电容的非线性  32-33
    3.4.3 运算放大器有限增益的影响  33-34
    3.4.4 运算放大器建立时间的影响  34
    3.4.5 热噪声  34
    3.4.6 非理想因素造成的总误差  34-35
  3.5 流水线式ADC 的行为级建模与仿真  35-42
    3.5.1 流水线式ADC 的单级模型与仿真  35-37
    3.5.2 子ADC 模型  37
    3.5.3 子DAC 模型  37-38
    3.5.4 数字校错模块模型  38-39
    3.5.5 整个流水线ADC 的模型与仿真  39-42
第四章流水线式ADC 子电路和功能模块的设计与仿真  42-80
  4.1 模数转换器的设计指标  42
  4.2 流水线式ADC 电路结构总揽  42-43
  4.3 子电路的设计与仿真  43-58
    4.3.1 非重叠时钟电路  43-44
    4.3.2 CMOS 模拟开关  44-45
    4.3.3 运算放大器  45-49
    4.3.4 比较器  49-51
    4.3.5 带隙基准电压源  51-58
  4.4 电路功能模块的设计与仿真  58-78
    4.4.1 流水线第一级的SHA(Sample Hold Amplifier)  58-61
    4.4.2 1.56it 比较器  61-63
    4.4.3 流水线式ADC 第一级的总体电路  63-64
    4.4.4 流水线式ADC 第二级至第八级的MDAC  64-71
    4.4.5 延迟对准寄存器阵列  71-73
    4.4.6 数字纠错电路  73-76
    4.4.7 输出锁存级  76
    4.4.8 基准电压源  76-78
  4.5 流水线式ADC 工作过程的举例说明  78-80
第五章 ADC 整体仿真和分析  80-88
  5.1 输入斜波信号  80-81
  5.2 输入正弦信号  81-83
  5.3 INL、DNL 分析  83
  5.4 FFT 分析  83-87
    5.4.1 输入频率1MHz 正弦信号的FFT 分析  84
    5.4.2 输入频率10MHz 正弦信号的FFT 分析  84-85
    5.4.3 输入频率20MHz 正弦信号的FFT 分析  85-86
    5.4.4 输入频率30MHz 正弦信号的FFT 分析  86
    5.4.5 输入频率40MHz 正弦信号的FFT 分析  86-87
  5.5 ADC 整体性能参数  87-88
第六章结论  88-90
致谢  90-91
参考文献  91-92
攻读硕士学位期间的研究成果  92-93

一个9bit、125MHz流水线式ADC的研究与设计

内容摘要

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