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抗内部存储单元失效的32位微处理器的研究与实现

作 者: 胡婷婷
导 师: 雷鑑铭
学 校: 华中科技大学
专 业: 软件工程
关键词: 微处理器 存储单元 抗失效 流水线 检错纠错码
分类号: TP333
类 型: 硕士论文
年 份: 2011年
下 载: 6次
引 用: 0次
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内容摘要


随着科学技术的飞速发展,微处理器被广泛的使用,作为微处理器中的关键器件——存储单元的可靠性受到越来越多的关注。由于存储器件其本身的特性,容易产生SE(Software error)和HE(Hardware error),而存储单元失效的最主要原因是SE。所谓SE就是,存储单元受到α粒子的辐射从而引起单粒子翻转,从而造成存储单元的失效。因此抗存储器件失效成为目前高可靠微处理器设计中的关键。针对上述问题,本文首先对处理器的体系结构进行了优化,采用经典的RISC架构,32位指令集,三地址格式,小端方式存储。在设计中引入了流水线技术,加大了微处理器的吞吐率,使得部分硬件得以共享,提高了使用率。乘法器部分采用改进的BOOTH算法,与微处理器的性能更加匹配,更加适合高速设备。对于不同的中断情况,设计了7种操作模式,在内部存储系统里面都分配有专门的使用地址,便于异常的进入和返回。在抗存储单元失效方面,对奇偶校验码、循环冗余码、Hamming码以及改进Hamming码这几种EDAC(Error Detection and Correction Code)技术进行了研究和比较。由于内部存储单元一般是单位错很少发生连续多位错误,选取改进的Hamming码进行检错纠错.改进Hamming码其平均无故障工作时间和误检率均优于其他几种。在设计的实现方面,采用Verilog HDL硬件描述语言对微处理器进行RTL级的编写并通过加入EDAC模块来实现抗存储单元失效的功能。通过使用Debussy进行信号跟踪和结构改进,然后在Modelsim上进行指令的仿真和测试。为了模拟存储单元受到α粒子的影响而产生的存储信息位的翻转,对存储单元随机故障注入,证明设计达到了抗存储单元失效的功能。最后,对代码使用综合工具进行综合,完成抗内部存储单元失效的32位微处理器的设计。

全文目录


摘要  4-5
Abstract  5-8
1 绪论  8-14
  1.1 课题研究背景  8-9
  1.2 课题研究现状  9-11
  1.3 课题研究内容  11-12
  1.4 论文结构  12-14
2 32 位微处理器的体系结构  14-26
  2.1 32 位微处理器的体系结构模型  14-16
  2.2 32 位微处理器的指令系统  16-21
  2.3 流水线技术  21-23
  2.4 存储空间分配  23-25
  2.5 本章小结  25-26
3 抗存储单元失效技术的研究  26-38
  3.1 抗存储单元失效技术的介绍  26-28
  3.2 检错纠错码的介绍  28-36
  3.3 检错纠错码的性能比较  36-37
  3.4 本章小结  37-38
4 抗内部存储单元失效的32 位微处理器的设计与实现  38-62
  4.1 32 位微处理器的端口描述  38-40
  4.2 数据通路的的设计  40-48
  4.3 控制单元的设计  48-58
  4.4 检错纠错单元的设计  58-61
  4.5 本章小结  61-62
5 仿真与结果分析  62-74
  5.1 测试平台的搭建  62-64
  5.2 指令测试  64-68
  5.3 EDAC 功能测试  68-71
  5.4 综合结果  71-73
  5.5 本章小结  73-74
6 总结与展望  74-76
致谢  76-77
参考文献  77-80

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中图分类: > 工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 电子数字计算机(不连续作用电子计算机) > 存贮器
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