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高速AES算法IP核的研究

作　者: 谢孝青
导　师: 高琳
学　校: 西安电子科技大学
专　业: 计算机应用技术
关键词: 结构共享流水线 AES IP核综合
分类号: TP309.7
类　型: 硕士论文
年　份: 2009年
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内容摘要

AES是美国国家标准与技术研究所(NIST)提出的高级加密标准,它是一个对称分组密码算法,用来取代旧的数据加密标准DES,从而成为广泛使用的标准。AES算法可以应用于很多方面,例如存储介质,IPSec协议和WLAN等技术中的数据加密。AES算法可以用软件或者硬件来实现,随着集成电路设计成本的降低,用硬件实现AES具有更高的处理速度,更可靠的保密性和更低廉的成本等优势。本文提出了AES算法硬件实现的一种新方法,与以往方法都是只有AES加密部分或者解密部分的硬件实现不同,而是将加密和解密集成到一起来实现。首先分析了AES算法的结构,并通过修改解密流程,在加解密流程中采用结构共享,节省了芯片的面积；其次在字节代换中采用复合域中的运算,使得不可减小的时间延迟变得最小；最后通过仔细分析电路中各部分的时间延迟,采用了8级流水线结构,在最大程度上提高了数据处理的速度。本文对所设计的IP核进行了完整的前仿真和后仿真实验,并成功通过了仿真验证,从而证明本文所设计的IP核功能正确,性能良好。本文提出的硬件结构适合于芯片面积资源紧张,又同时要求芯片处理速度较快的场合中。

全文目录

摘要  3-4
Abstract  4-7
第一章绪论  7-17
  1.1 研究背景  7
  1.2 数字集成电路设计  7-13
    1.2.1 数字集成电路设计流程  8-9
    1.2.2 规格定义  9-10
    1.2.3 系统构架的基本原则  10-13
  1.3 FPGA设计与原型验证  13-14
  1.4 论文主要工作及章节安排  14-17
第二章高级加密标准AES算法介绍  17-29
  2.1 高级加密标准的起源  17-18
  2.2 AES的基本运算  18-20
    2.2.1 GF(2~8)的加法  18-19
    2.2.2 GF(2~8)的乘法  19-20
  2.3 AES加密与解密  20-29
    2.3.1 AES算法结构  20-26
    2.3.2 AES密钥扩展过程  26-29
第三章 AES加解密IP核的实现  29-47
  3.1 实现思想  29
  3.2 AES加解密IP核的模块划分  29-42
    3.2.1 模块划分原则  29-30
    3.2.2 AES顶层的三大模块  30-42
  3.3 AES加解密IP核的设计  42-47
    3.3.1 RTL级可综合代码的编写  42-45
    3.3.2 对AES加解密IP核进行综合  45-47
第四章 AES加解密IP核的仿真  47-55
  4.1 数字集成电路的仿真  47-51
    4.1.1 仿真的基本概念  47-48
    4.1.2 Testbench基本概念  48
    4.1.3 Testbench设计原则  48-51
  4.2 AES加解密IP核的仿真  51-54
    4.2.1 AES加解密IP核的前仿真  51-53
    4.2.2 AES加解密IP核的后仿真  53-54
  4.3 试验结果与分析  54-55
第五章总结与展望  55-57
致谢  57-59
参考文献  59-63
附录A 仿真测试程序的部分代码  63-65
研究成果  65

高速AES算法IP核的研究

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