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高速网络数据加密卡的电路设计与实现

作　者: 马庆林
导　师: 张忠
学　校: 黑龙江大学
专　业: 电子与通信工程
关键词: 可编程片上系统 Nios II 现场可编程门阵列自定义组件
分类号: TP309.7
类　型: 硕士论文
年　份: 2011年
下　载: 41次
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内容摘要

宽带网络应用广泛,通过互联网使世界各地的计算机都能够互相通信,连接到网络中的所有计算机都可以方便的在网络上传输信息,交换数据。因此如何保护信息在网络传输过程的安全性,是一个重要的课题。传统的网络加密是通过硬核处理器来设计加密卡系统,加密算法不方便升级,而且硬核处理器相对于本文的软核处理器,存在开发成本高,系统性能不可裁减,开发周期长等不足。本文采用SOPC技术开发加密卡系统,SOPC的快速搭建系统、处理器性能可以根据设计需要裁减,同时SOPC Builder提供了强大的外设组件和IP核,便于系统集成外围设备。本文研究了国内相关产品的开发过程,查阅大量文献后,最后根据SOPC技术的诸多优势,将加密卡的硬件实现采用SOPC技术。在SOPC系统中,Nios II微处理器用来实现对系统的流程控制以及各种外围设备的接口控制。本文通过加密卡的开发,熟悉SOPC技术的研发流程,本课题的研究内容就是针对原有加密卡的架构进行设计和改进。本设计采用基于FPGA的SOPC技术设计网络加密卡,以期能达到更为理想的结果。本论文的重点是如何利用SOPC技术快速的搭建加密卡系统,并在系统顶层调用已经经过验证的加密核模块作为SOPC系统的自定义逻辑,来完成加密卡系统的设计。对于算法实现部分只是用到了AES核的实例化模块。本研究课题预计从新技术学习应用和实验开发的角度入手,设计加密卡的SOPC系统,通过本论文中加密卡的设计,力求能熟练掌握这个领域的工作原理和系统知识。

全文目录

中文摘要  3-4
Abstract  4-9
第1章绪论  9-14
  1.1 课题背景与研究意义  9
  1.2 国内外同类课题研究现状及发展趋势  9-11
  1.3 本文主要研究内容  11-12
  1.4 本文的结构安排  12-14
第2章 SOPC 技术简介  14-32
  2.1 Altera 的SOPC 技术  14-16
  2.2 Avalon 互联架构  16-22
    2.2.1 Avalon 总线基本概念  17-18
    2.2.2 Avalon-MM 结构  18-22
  2.3 Nios II 软核处理器  22-25
    2.3.1 Nios II 软核处理器概述  22-24
    2.3.2 Nios II 软核处理器的硬件结构  24-25
  2.4 SOPC 开发流程  25-31
    2.4.1 开发环境介绍  25-27
    2.4.2 加密卡系统分析  27-29
    2.4.3 SOPC 开发流程细节  29-31
  2.5 本章小结  31-32
第3章加密卡的硬件系统的搭建  32-56
  3.1 加密卡系统SOPC Builder 开发  32-34
  3.2 Nios II Core 设置  34-35
  3.3 加入FLASH  35-38
    3.3.1 加入Flash 的Tristate Bridge  35-36
    3.3.2 CFI Flash 控制器核  36
    3.3.3 CFI 控制器核配置  36-38
  3.4 EPCS 设备控制器  38-39
    3.4.1 EPCS 控制器核  38-39
    3.4.2 EPCS 控制器核配置选项  39
  3.5 PIO 控制器核  39-40
  3.6 定制DM9000 接口  40-42
  3.7 UART 核  42-44
    3.7.1 UART 核综述  42-43
    3.7.2 UART 核配置选项  43-44
  3.8 JTAG UART 核  44-46
    3.8.1 JTAG UART 核综述  44-45
    3.8.2 JTAG UART 核配置选项  45-46
  3.9 PCI Compiler 核  46-47
  3.10 系统ID 核  47-48
    3.10.1 系统ID 核综述  47
    3.10.2 ID 核配置  47-48
  3.11 PLL 核  48-51
    3.11.1 PLL 核综述  48-49
    3.11.2 PLL 控制器核配置选项  49-50
    3.11.3 PLL 寄存器描述  50-51
  3.12 SDRAM 控制器  51-53
  3.13 加密模块的实现  53-55
  3.14 本章小结  55-56
第4章高速网络数据加密卡电路设计  56-69
  4.1 高速网络数据加密卡功能要求  56-57
  4.2 硬件系统总体设计  57-58
  4.3 加密卡系统电路分析  58-62
    4.3.1 Cyclone III 器件系列简介  58
    4.3.2 FPGA 管脚的设计  58-62
  4.4 高速SDRAM 存储器接口电路设计  62
  4.5 Flash 存储器接口电路设计  62-63
  4.6 网络控制器DM9000 接口电路设计  63-64
  4.7 PCI 接口电路的设计  64-67
  4.8 电平转换电路  67-68
  4.9 本章小结  68-69
第5章工程的编译和下载  69-78
  5.1 集成Nios II 系统到Quartus II 工程  69-73
    5.1.1 创建顶层模块  70
    5.1.2 添加Nios II 系统模块到Quartus II 顶层模块  70
    5.1.3 添加引脚和其它逻辑单元  70-71
    5.1.4 命名引脚及引脚连接  71
    5.1.5 选择器件及分配FPGA 引脚  71-72
    5.1.6 器件和引脚的其他设置  72-73
  5.2 Quartus II 工程编译  73-76
    5.2.1 创建编译器设置  73-74
    5.2.2 系统测试  74-76
  5.3 本章小结  76-78
结论  78-79
参考文献  79-84
附录  84-98
致谢  98-99
作者在校期间研究成果  99

高速网络数据加密卡的电路设计与实现

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