学位论文 > 优秀研究生学位论文题录展示

FPGA CAD后端流程研究

作　者: 刘智斌
导　师: 王伶俐
学　校: 复旦大学
专　业: 微电子学与固体电子学
关键词: 现场可编程门阵列异质结构时序驱动布局布线错误注入模型动态局部重配置
分类号: TN791
类　型: 硕士论文
年　份: 2011年
下　载: 25次
引　用: 0次
阅　读: 论文下载

内容摘要

与专用集成电路比较而言,FPGA所具备的灵活可编程性使其具有设计周期短,一次性费用低以及上市时间快等优点。正是这些优点,使得FPGA正被逐渐应用在以往由专用集成电路主导的场合。随着半导体工艺的快速发展,现代FPGA中包含许多新型的逻辑单元以及更加复杂的互连结构,导致FPGA CAD工具的难度大大增加。本文集中研究FPGA CAD流程中的后端流程,包括提出统一的后端框架,支持异质结构逻辑单元的改进布局算法,灵活快速的布线资源图构建算法,以及用于FPGA的抗辐射性能模拟系统。根据不同的优化目标,后端流程可被划分为时序驱动,功耗驱动以及抗辐射驱动等不同类型的流程。为了评估某一给定算法的效率和质量,例如评估布线资源图构建算法或者评估时序分析算法,后端流程中的某些模块,特别是可以共享的模块需具备灵活的可替换性。因此,本文提出了统一的后端流程框架以提高流程的灵活性和可维护性。最新版本的VPR并没有对异质结构的逻辑单元布局提供完备的支持。本文通过为每一个逻辑单元抽象建模为交换对象并定义一系列巧妙的规则以实现异质结构逻辑单元之间的交换。尤其对于进位链,本文提出了专用的数据结构以及对应的算法以进一步提高布局算法的运行效率。布线资源图是布线模块的关键。因此,本文提出了新型的布线资源图构建算法,以支持现代FPGA中的新型互连资源。同时,本文利用多线程技术对构建算法进行并发加速,使其相比单线程版本平均缩短约60%的运行时间。利用上述统一流程框架以及算法改进VPR时序驱动布局布线并在ITC’99测试基准电路上进行实验。实验结果表明相比非时序驱动流程,改进后的时序驱动流程能平均提高约16.30%的时序性能。最后本文提出了一种与具体硬件结构无关、基于权重的错误注入模型,用于准确模拟基于SRAM的FPGA抗辐射性能；同时提出了基于JTAG边界扫描技术和动态局部重配置的错误注入模拟平台。实验结果证明结合二者的错误注入系统不但具有良好的通用性,而且能更准确更高效地进行模拟,同时成本更低。

全文目录

摘要  5-6
Abstract  6-8
第1章引言  8-13
  1.1 FPGA简介  8
  1.2 FPGA硬件体系结构  8-10
  1.3 FPGA CAD软件系统  10-11
  1.4 工作重点  11-12
  1.5 论文组织  12-13
第2章统一后端流程框架  13-24
  2.1 后端流程面临的难点  13
  2.2 主体流程部分  13-22
    2.2.1 框架结构  13-14
    2.2.2 FPGA芯片硬件结构描述库  14-20
    2.2.3 共享布线资源图  20
    2.2.4 共享时序引擎  20-22
  2.3 扩展流程部分  22-24
第3章 FPGA布局算法  24-34
  3.1 布局问题描述  24-26
  3.2 布局算法面临的难点  26-28
  3.3 支持异质结构的布局算法  28-34
    3.3.1 逻辑单元抽象建模  28-30
    3.3.2 进位链布局  30-33
    3.3.3 算法流程  33-34
第4章 FPGA布线算法  34-48
  4.1 布线问题描述  34-37
  4.2 布线资源图  37-48
    4.2.1 布线资源图定义  37-38
    4.2.2 布线资源图面临的难点  38
    4.2.3 布线资源图构建  38-46
    4.2.4 时序驱动后端流程实验结果  46-48
第5章 FPGA抗辐射性能模拟  48-59
  5.1 单粒子翻转问题描述  48-49
  5.2 抗辐射性能模拟的研究现状  49
  5.3 错误注入系统  49-59
    5.3.1 错误注入模型  49-52
    5.3.2 错误注入硬件平台  52-53
    5.3.3 错误注入软件流程  53-54
    5.3.4 实验结果  54-59
第6章总结与展望  59-61
  6.1 本文主要贡献  59-60
  6.2 未来研究工作  60-61
参考文献  61-63
致谢  63-64
附录攻读硕士期间科研工作  64-65

FPGA CAD后端流程研究

内容摘要

全文目录

相似论文