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一种多相位输出延迟锁相环的研究和设计

作　者: 马丽娜
导　师: 洪志良；俞大立
学　校: 复旦大学
专　业: 电子与通信工程
关键词: 延迟锁相环抖动时钟恢复数字视频接口错锁
分类号: TN911.8
类　型: 硕士论文
年　份: 2011年
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内容摘要

超大规模集成电路和高速信号处理对高性能时钟信号的需求,使得设计片内高频时钟产生电路成为实现高性能集成电路的重要一环。基于压控延迟线的延迟锁相环(Delay Locked Loop, DLL)因其良好的性能备受工程师关注,DLL对输入时钟信号的周期实现精确的等分,产生不同的延迟信号来满足片内不同模块的需求。DLL有无条件稳定、锁定速度快、抗抖动能力强、时钟定位准确的优点,因此,在高品质的多相位输出信号的设计中,DLL优于锁相环(Phase Locked Loop, PLL)。本论文设计的DLL为多相时钟产生器,为DVI (Digital Visual Interface)接收器各内部接收电路的模块提供高速、稳定、宽频率锁定范围的并行时钟信号。本文设计并实现了40相输出、支持DVI标准的低速25MHz至高速165MHz工作范围的DLL。本文结合DLL的数学模型系统分析了延迟锁相环电路的系统带宽选择问题,研究了影响几种相位抖动的根源,并探讨了系统噪声的来源以及解决途径。为了加快延迟锁相环的锁定速度,拓宽防止延迟锁相环harmonic锁定的范围,本论文改进了防错锁电路指示器并将其与鉴相器结合以产生反映延迟线输出情况的信号,从而确定压控延迟线延迟时间；为了达到带宽自适应的目的,研究并设计了线性度较高、噪声抑制能力强的差分延迟单元和具有负反馈的自偏置电荷泵,构建了自偏置结构压控延迟线；根据低抖动输出的设计原则要求,设计了低压差线性稳压器(Low dropout regulator, LDO),该LDO为延迟锁相环的模拟模块提供稳定的1.2V电压源来抑制电源噪声。在对电路的环路带宽进行了理论估计、结合MATLAB进行了行为级仿真之后,本文对DLL环路及电路的各个模块用HSPICE和SPECTRE分别进行了设计、仿真和分析,并进行优化；结合数模混合电路版图性能、工艺、ESD (Electro-Static discharge)、噪声抑制等要求设计了版图的布局和细节要求；基于版图后仿真对电路及版图进行了优化并验证结果达到设计要求,最后在芯片上成功实现了功能正确的延迟锁相环。测试结果显示,延迟锁相环的输出具有良好的抖动性能,满足要求指标,能够满足客户应用。

一种多相位输出延迟锁相环的研究和设计

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