学位论文 > 优秀研究生学位论文题录展示

用于高速A/D转换器的低抖动时钟稳定电路设计

作　者: 彭增欣
导　师: 柴常春
学　校: 西安电子科技大学
专　业: 微电子学与固体电子学
关键词: 占空比稳定时钟抖动延迟锁相环流水线ADC
分类号: TN792
类　型: 硕士论文
年　份: 2011年
下　载: 139次
引　用: 1次
阅　读: 论文下载

内容摘要

在高速A/D转换器中,低抖动时钟在系统性能的提高上发挥着至关重要的作用。由各种原因引起的时钟抖动往往会引起采样点偏移,导致A/D转换器的精度和信噪比下降,使得输出信号增加不确定的频谱毛刺、增大误码率等。因此,必须在片内设计时钟稳定电路,为高速ADC提供低抖动的采样时钟。论文在概述时钟占空比稳定电路国内外研究动态的基础上,对锁相环技术进行了深入研究,并基于DLL原理,提出用于高速A/D转换器的低抖动时钟稳定电路结构。在此基础上,采用ASMC 0.35μm 3.3V BiCMOS混合信号工艺,对各模块电路进行分析设计,并着重研究了运算放大器的性能对时钟抖动的影响。在电路设计完成之后,具体分析了版图设计中需要考虑的各种因素,对个别模块在布线过程中需要注意的问题进行重点讨论,并给出了整体电路的版图,面积约为900μm×780μm。使用Cadence Spectre仿真平台对电路进行整体仿真,结果表明,该时钟稳定电路能够产生双相非交叠时钟。对于125MHz的输入时钟频率,时钟占空比可调节范围达到10%~90%,调节精度优于50%±5%,锁定时间小于2μs,输出信号峰峰值抖动小于12ps,性能达到设计要求。

全文目录

摘要  3-4
Abstract  4-7
第一章绪论  7-11
  1.1 研究目的及意义  7-8
  1.2 国内外研究动态  8-10
  1.3 论文的内容安排  10-11
第二章锁相环技术研究  11-23
  2.1 锁相环的组成  11-13
  2.2 电荷泵锁相环  13-21
    2.2.1 鉴频/鉴相器  14-15
    2.2.2 电荷泵  15-16
    2.2.3 环路滤波器  16-17
    2.2.4 压控振荡器  17-19
    2.2.5 分频器  19
    2.2.6 电荷泵锁相环线性模型  19-21
  2.3 延迟锁相环  21-22
  2.4 小结  22-23
第三章电路设计与仿真  23-55
  3.1 时钟稳定电路结构  23-27
    3.1.1 系统结构  23-24
    3.1.2 线性模型  24-27
  3.2 时钟缓冲放大器  27-35
    3.2.1 差分输入级  28-30
    3.2.2 中间放大级  30-31
    3.2.3 输出级  31-35
  3.3 鉴相器  35-37
  3.4 运算放大器  37-46
    3.4.1 参数介绍  37-39
    3.4.2 电路设计  39-42
    3.4.3 积分电路  42-46
  3.5 压控延迟线  46-49
  3.6 非交叠时钟产生电路  49-50
  3.7 整体电路仿真  50-54
  3.8 小结  54-55
第四章版图设计  55-63
  4.1 版图设计中需要考虑的因素  55-58
    4.1.1 寄生参数  55-56
    4.1.2 噪声  56
    4.1.3 速度  56-57
    4.1.4 工艺  57-58
  4.2 时钟稳定电路的版图设计  58-61
    4.2.1 鉴相器  58
    4.2.2 运算放大器  58-60
    4.2.3 时钟稳定电路的版图  60-61
  4.3 小结  61-63
第五章总结与展望  63-65
致谢  65-67
参考文献  67-71
研究成果  71-72

用于高速A/D转换器的低抖动时钟稳定电路设计

内容摘要

全文目录

相似论文