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12bit,100MS/s采样率流水线ADC的设计与实现
作 者: 蔡坤明
导 师: 丁扣宝
学 校: 浙江大学
专 业: 微电子与固体电子学
关键词: 流水线ADC 采样保持电路MDAC 数字校正 数字校准
分类号: TN792
类 型: 硕士论文
年 份: 2011年
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内容摘要
随着集成电路工艺水平的不断提高和数字信号处理技术的不断发展,电子系统越来越依靠于数字的实现方法,尤其是在图形、视频、无线通信领域,各种SOC芯片展现出了强大的功能。但在数字设计越来越重要的时候,SOC中的模拟模块成为了限制系统性能提升的瓶颈,如在接口IP方面,同时具有高速和高精度转换特性的数模、模数转换器设计难度很高。流水线架构ADC由于能在高速与高精度模数转换器中取得很好的折中,成为高速高精度ADC设计的首选。本文基于SMIC 0.13 pm MS工艺设计实现了一个12 bit,100MS/s的高速Pipelined ADC芯片。设计的电路共由12级电路组成,第一级为前置采样保持电路,接着是10级1.5bit/stage的级单元电路,最后是2 bit Flash ADC。运算放大器采用单级结构的增益增强型套筒式架构实现,可以同时实现高带宽和高增益而又不引入大的功耗;芯片采用自举开关技术,保证了转换开关的线性度,改善了电路的谐波性能;提出了一种用于保持态的高频T型开关,可以抑制衬底偏压和高频时钟馈通对电路性能的影响;设计中采用了底极板采样技术,降低了耦合噪声对信号传输过程的影响;采用动态比较器,同时实现了高速比较和低功耗。本文完成了电路的仿真、流片和最终的芯片测试工作。Spectre仿真结果表明,电路可以达到68.4 dB的信噪失真比,无杂散动态范围为76 dB。版图面积为3.49 x 1.78mmxmm.芯片测试结果表明,SNR为48.48 dB,有效位数为7.76位,谐波失真为54.3 dB,无杂散动态范围为58.67 dB,INL为59LSB, DNL为12 LSB。芯片功能正确。运算放大器的增益非线性是流水线ADC中非线性误差产生的重要来源。本文对一种改善ADC非线性误差的数字校准算法进行了研究。在Matlab中进行了行为级仿真,评估了这种方法对增益非线性误差的校准效果。
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全文目录
致谢 5-6 摘要 6-7 Abstract 7-8 缩略词表 8-11 1 绪论 11-15 1.1 课题背景及意义 11-12 1.2 国内外研究现状 12-14 1.3 本论文的主要工作和安排 14-15 2 高速PIPELINED ADC的基本工作原理 15-25 2.1 ADC的主要性能指标 15-18 2.1.1 静态参数 15-17 2.1.2 动态参数 17-18 2.2 PIPELINED ADC的基本结构及工作原理 18-23 2.3 非理想特性及误差来源分析 23-25 3 流水线ADC单元电路研究与设计 25-45 3.1 前置采样保持电路研究与设计 25-39 3.1.1 开关电容采样保持电路结构及原理 25-27 3.1.2 误差源分析 27-31 3.1.3 运算放大器的设计及共模反馈 31-36 3.1.4 自举开关的设计 36-37 3.1.5 高频T型开关的设计 37-38 3.1.6 采样保持电路设计 38-39 3.2 级电路模块 39-43 3.2.1 子ADC的设计 39-42 3.2.2 MDAC的设计 42-43 3.3 最后一级FLASH ADC的设计 43 3.4 数字模块的设计 43-45 4 流水线ADC的仿真 45-53 4.1 采样保持电路的仿真 45-48 4.2 级电路的仿真 48-49 4.3 动态比较器的仿真 49-50 4.4 整体仿真 50-53 5 版图设计及测试结果 53-63 5.1 版图设计注意事项 53-56 5.1.1 电阻电容的版图 53 5.1.2 运放的版图 53-54 5.1.3 ADC的版图 54 5.1.4 隔离与屏蔽 54-55 5.1.5 匹配与对称性的考虑 55-56 5.1.6 版图总体考虑与布局 56 5.2 部分电路的版图 56-58 5.3 测试方案设计 58-60 5.4. 测试结果 60-63 6 数字校准技术的研究 63-71 6.1 数字校准技术 63-64 6.2 一种校准开环运放增益非线性的数字校准技术 64-68 6.2.1 运放非线性误差模型 64-65 6.2.2 数字域校准模型 65-68 6.3 MATLAB仿真结果 68-71 7 总结及展望 71-73 参考文献 73-78 作者简历及在学期间所取得的科研成果 78
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 数字电路 > 数模、数模转换电路
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