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分时交替ADC时钟失配数字校准设计与FPGA实现

作　者: 范建俊
导　师: 李广军
学　校: 电子科技大学
专　业: 通信与信息系统
关键词: 分时交替ADC 时钟失配 数字校准算法 重构滤波器设计 FPGA
分类号: TN792
类　型: 硕士论文
年　份: 2011年
下　载: 53次
引　用: 3次
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内容摘要


随着数字信号处理技术在高分辨率图像、宽带软件无线电、医疗仪器以及测试领域的广泛应用,高速、高精度、低功耗ADC需求日益迫切。分时交替型模数转换结构(TIADC)以其高速系统采样率成为模数转换技术的研究热点。但是,工艺制造技术的局限导致TIADC各子通道之间采样时钟不精确以及模数转换器内部运放失配,严重影响TIADC的动态性能。数字校准技术成为提升TIADC分辨率的关键技术。首先,在目前已有的研究基础上建立了TIADC的误差模型并分析了偏置失配、增益失配和时钟失配对TIADC的影响。研究了失配校准算法的发展趋势,确立了数字校准技术的两个基本方向:自适应校准与非自适应校准。接着,本文设计了基于FARROW结构的时钟失配自适应校准算法。提出了基于通道间均方误差最小化的目标函数并设计高精度分数倍FARROW内插滤波器,误差搜索方式采用的是最速下降法。仿真表明,14比特200 MHz的TIADC校准后信号的ENOB提升了6.6比特,SFDR提升了55dB。同时,本文还研究了基于理想重构滤波器的多通道时钟失配校准算法。采用了基于正弦信号的通道间失配测试办法,设计了宽带高性能理想重构滤波器。仿真表明,设计的重构滤波器有效带宽可达0.45f_s,12比特400 MHz的TIADC经过校准后,信号的ENOB提升了8.1比特,SFDR上升了66.2dB。最后,本文基于FPGA实现了4通道12比特400 MHz的TIADC系统。所设计的重构滤波器阶数低,电路实现简单,性能好。同时,滤波器的多相结构实现提升了电路的吞吐量。仿真及验证表明,校准后TIADC的有效精度大于11比特。

全文目录


摘要  4-5
ABSTRACT  5-13
第一章 引言  13-19
  1.1 问题的提出及研究意义  13-14
  1.2 分时交替ADC 国内外研究现状  14-17
  1.3 本次研究目标与思路介绍  17
  1.4 本人所做的工作与文章的结构安排  17-19
第二章 分时交替ADC 采样理论基础  19-35
  2.1 模数转换器的性能指标  19-23
    2.1.1 静态指标  19-20
    2.1.2 动态指标  20-21
    2.1.3 参数测试的注意事项  21-23
  2.2 信号采样的基本理论  23-24
  2.3 理想分时交替ADC 实现原理  24-27
    2.3.1 单通道A/D 采样原理  24-25
    2.3.2 分时交替ADC 采样原理  25-27
  2.4 分时交替ADC 误差建模  27-31
    2.4.1 TIADC 误差模型  27-29
    2.4.2 TIADC 误差分析  29-31
    2.4.3 TIADC 误差模型仿真  31
  2.5 TIADC 时钟失配校准技术简介  31-34
    2.5.1 提高分相时钟网络性能  32-34
    2.5.2 数字后处理技术  34
  2.6 本章小结  34-35
第三章 TIADC 时钟失配的自适应数字校准算法研究  35-49
  3.1 TIADC 自适应校准总体框架搭建  35-37
    3.1.1 自适应系统简介  35-36
    3.1.2 TIADC 时钟失配自适应校准方案架构  36-37
  3.2 基于FARROW 结构的自适应数字校准算法设计  37-45
    3.2.1 FARROW 结构电路参数设计  37-43
    3.2.2 基于均方误差最小化的时钟失配目标函数设计  43-44
    3.2.3 基于最速下降法的时钟误差更新策略  44-45
  3.3 两通道TIADC 时钟失配自适应校准算法仿真  45-46
  3.4 基于FARROW 结构的时钟校准算法缺陷及改进方案介绍  46-48
    3.4.1 使用FARROW 结构的缺陷  46-47
    3.4.2 改进思路介绍  47-48
  3.5 本章小结  48-49
第四章 基于测试信号的TIADC 时钟失配数字校准算法研究  49-66
  4.1 基于正弦拟合的TIADC 通道间误差估计  49-52
    4.1.1 正弦拟合的基本原理  49-51
    4.1.2 TIADC 误差估计效果仿真  51-52
  4.2 基于加权最小二乘法的理想重构滤波器设计及仿真  52-62
    4.2.1 重构模型分析  52-54
    4.2.2 信号重构条件  54-55
    4.2.3 基于最小二乘法的滤波器参数求取及仿真  55-58
    4.2.4 滤波器参数设计的改进——加权最小二乘法  58-62
  4.3 理想重构滤波器的增益缩放功能  62
  4.4 理想重构滤波器的多相结构分解  62-65
  4.5 本章小结  65-66
第五章 TIADC 时钟失配校准电路设计与实现  66-82
  5.1 算法的实现性分析  66-67
    5.1.1 电路对算法的选择性  66-67
    5.1.2 设计采用的时钟失配校准算法  67
  5.2 TIADC 数字校准电路总体设计框图搭建  67-68
  5.3 数字校准电路设计指标与接口定义  68-72
    5.3.1 电路设计指标  68-69
    5.3.2 时钟失配校准电路接口定义  69-70
    5.3.3 电路内部传输信号位宽设计  70-72
  5.4 时钟失配数字校准电路设计  72-74
    5.4.1 理想重构滤波器电路设计  72-73
    5.4.2 复用模块电路设计  73-74
  5.5 功能仿真验证与结果分析  74-77
    5.5.1 功能仿真验证平台  74-75
    5.5.2 功能仿真及结果分析  75-77
  5.6 数字校准电路的综合与测试  77-81
    5.6.1 电路资源利用情况  78
    5.6.2 数字校准电路测试  78-81
  5.7 本章小结  81-82
第六章 总结与展望  82-84
  6.1 总结  82
  6.2 展望  82-84
致谢  84-85
参考文献  85-89
个人简历及攻读硕士学位期间的研究成果  89-90

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 数字电路 > 数模、数模转换电路
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