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先进视频解码处理芯片后端研究和实现

作　者: 陈志群
导　师: 赵文庆
学　校: 复旦大学
专　业: 电子与通信工程
关键词: 自动布局布线时钟树电压降静态时序分析时序驱动双通道内存
分类号: TN47
类　型: 硕士论文
年　份: 2010年
下　载: 84次
引　用: 1次
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内容摘要

本文主要介绍先进视频解码处理器芯片的物理实现和验证过程,该芯片共有113万数字电路和41颗IP,包括33双端口SRAM,4颗Mask ROM,3个PLL,和一颗8bit DAC,共有239IO,工作在180-200MHz的频率下,采用UMC 0.162um的工艺,含有DDR,对芯片的布局有一些特殊要求,频率高,功耗大,面积小,供电不足,兼容三种封装,对电源布局的要求很高。在物理实现和验证的过程中,论述了基于cadence公司的encounter上建立满足0.18um,制程的后端流程；怎样在后端通过timing library和时钟树(CTS)来处理DDR,以减少前端到后端,后端到前段ECO反复的次数,缩短设计周期；解决实现工具encounter和验证工具primetime对时序分析不同的结果；对高频时钟怎样实现时钟树(CTS)；怎样在布局(floorplan)中减少静态和动态的电压降(IR-Drop)。

全文目录

目录  2-4
概述  4-5
Abstract  5-6
第一章引言  6-7
第二章物理评估  7-10
  2.1.背景介绍  7-8
  2.2.物理实现可行性分析及单元库的选择  8-10
第三章物理实现的挑战  10-16
  3.1.DDR控制器的物理实现  10-12
  3.2.高频时钟树的建立  12-13
  3.3.电压降(IR-Drop)和电迁移(EM)的控制  13-14
  3.4.多个时序约束文件(SDC)  14
  3.5.工具的限制  14-16
第四章定制的后端实现流程  16-32
  4.1.DDR的处理方法  16-20
  4.2.高频时钟树的建立  20-22
  4.3.电压降IR-Drop降低  22-23
  4.4.多SDC的处理  23-27
  4.5.减少PT和encounter之前的时序差  27-29
  4.6.物理实现的主要流程  29-32
第五章物理实现和物理验证  32-59
  5.1.物理实现-Floorplan  32-37
  5.2.物理实现-RC factor的调整  37-38
  5.3.物理实现-placement  38-39
  5.4.物理实现-CTS前时序优化  39-40
  5.5.物理实现-CTS  40-49
  5.6.物理实现-CTS后时序优化  49-50
  5.7.物理实现-Routing  50
  5.8.物理实现-Routing后的时序优化  50-52
  5.9.物理验证-IR-Rrop分析  52-56
  5.10.物理验证-时序分析  56-57
  5.11.物理验证-LEC分析  57-58
  5.12.物理验证-Calibre LVS/DRC/ANT/ESD检查  58-59
第六章总结  59-60
参考文献  60-61
致谢  61-62

先进视频解码处理芯片后端研究和实现

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