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SoC嵌入式栅氧击穿测试技术及IP开发

作　者: 吕玉冰
导　师: 庄奕琪
学　校: 西安电子科技大学
专　业: 微电子学和固体电子学
关键词: CMOS可靠性 TDDB 失效分析监测单元电路外推法
分类号: TN47
类　型: 硕士论文
年　份: 2007年
下　载: 6次
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内容摘要

在半导体工艺尺寸不断减小的情况下,栅介质层厚度不断减薄,一方面满足保持控制沟道电流的能力,一方面控制短沟道效应。栅氧化层已经是大规模集成电路关键技术之一。检验栅氧化层质量有许多种方法,目前最通用的是加速寿命试验,通过实测击穿电量,击穿时间等大量数据的统计分布来表征氧化膜的质量,并可通过它来预测栅氧化层的寿命(通常采用在大于7MV／cm的高电场和100。左右的高温环境下进行)。然而随着VLSI中的器件和布线的尺寸不断变小,集成规模和芯片复杂度不断提高,在SoC芯片中这种可靠性实验变得非常的耗时而且不精确。为此本文研究检验VLSI中栅氧化层质量的新方法,即基于寿命消耗监控(Life Consumption Monitor简称LCM)方法论,研究栅氧击穿监测单元电路,根据该设计方法设计一种能与任何器件一体化并伴随器件老化,而且在栅氧退化达到指定的限制的时候发出栅氧寿命耗尽信号的栅氧击穿监测电路.这种电路可以用来预测器件寿命耗尽,并提醒用户替换将要发生栅氧失效的器件。本文首先介绍栅氧击穿,栅氧击穿发生的机理,描述栅氧击穿相关的物理模型以及栅氧击穿的寿命分布。接着对栅氧击穿监测单元电路的设计方法进行研究,根据栅氧失效模型以及栅氧击穿监测单元和宿主电路的可靠性关系,首次推导出设计需要的方程组,并根据该方程组设计了针对栅氧击穿而预先设计并预先校准的监测单元的设计流程。因为在0.25μm和0.18μm工艺下,栅氧厚度有着显著差别,导致设计流程中需要采用不同的栅氧失效模型,本文根据栅氧击穿单元电路设计流程分别进行了相应栅氧击穿单元电路的设计,一方面采用cadence软件对设计的栅氧击穿单元电路进行部分功能的仿真验证,并对结果分析。另一方面画出相应栅氧击穿单元电路版图,设计加速寿命实验对电路的另一部分功能进行验证。

全文目录

摘要  4-5
Abstract  5-8
第一章绪论  8-13
  1.1 失效监测单元电路的研究意义  8-12
  1.2 本文的主要工作  12-13
第二章栅氧击穿基本理论  13-32
  2.1 栅氧击穿  13-27
    2.1.1 栅氧化层内的电荷和电流  13-17
    2.1.2 栅氧击穿分类  17-18
    2.1.3 栅氧击穿机理和栅氧失效模型  18-23
    2.1.4 几种影响TDDB的相关因素  23-27
  2.2 栅氧击穿测量方法  27-31
    2.2.1 栅氧厚度  27
    2.2.2 栅氧电学特性  27-31
  2.3 小结  31-32
第三章栅氧击穿监测单元电路设计  32-61
  3.1 栅氧击穿监测单元电路  32-36
    3.1.1 电路组成  32-33
    3.1.2 电路工作过程  33-34
    3.1.3 电路工作原理  34-36
  3.2 栅氧击穿监测单元电路设计  36-59
    3.2.1 栅氧击穿监测单元电路设计理论分析  36-43
    3.2.2 本文栅氧击穿监测单元电路的设计相关标准  43-45
    3.2.3 宿主电路  45-49
    3.2.4 栅氧击穿监测单元电路的设计方法和流程  49
    3.2.5 宿主电路是0.25um 工艺的栅氧击穿监测单元电路  49-55
    3.2.6 宿主电路是0.13um工艺的栅氧击穿监测单元电路  55-59
  3.3 栅氧击穿监测单元电路IP库组建前景  59-60
  3.4 小结  60-61
第四章版图设计和实验验证设计  61-72
  4.1 栅氧击穿监测单元电路版图设计  61-63
    4.1.1 部分版图  61-63
    4.1.2 版图  63
  4.2 实验设计  63-69
  4.3 实验结果分析  69-71
  4.4 小结  71-72
结论  72-74
致谢  74-76
参考文献  76-80
研究成果  80-81
附录A TDDB的面积指数公式  81-82
附录B交流和脉冲情形下的栅氧击穿  82-84
附录C集成电路工艺和栅氧击穿发生的地方  84-87

SoC嵌入式栅氧击穿测试技术及IP开发

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