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DSP可测性、测试方法和平台的研究

作　者: 郑德春
导　师: 姚庆栋
学　校: 浙江大学
专　业: 通信与信息系统
关键词: 数字信号处理器可测性设计嵌入式模拟模块指令树模型状态机协同验证
分类号: TP368.1
类　型: 博士论文
年　份: 2005年
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内容摘要

随着集成电路技术,信号处理技术的快速发展,数字信号处理器的功能越来越强以及电路的规模越来越大,使得当前数字信号处理器的测试面临着严重挑战。如何合理地对数字信号处理器进行可测性设计、产生测试程序和采用何种验证测试平台对其进行验证测试成为数字信号处理器设计的核心问题之一。本文作者以浙江大学16位定点数字信号处理器—MD16的验证测试工作基础,针对数字信号处理器的可测性设计、测试程序产生和软硬件协同验证测试平台设计等展开论证,力求建立一套面向数字信号处理器的验证和测试方法,以便能够使数字信号处理器变得可测、易测;同时能够提高数字信号处理器的测试覆盖率和速度,从而缩短产品的上市周期。本文的主要内容和创新如下: 提出了一种基于IEEE1149.1 JTAG接口协议基础上的EICM(Embedded In-CircuitModule)设计方法。通过增加指令和扫描链,同时通过TAP模块控制把串行输入转换成并行输出,采用基于并行访问的方法对DSP处理器的寄存器文件和片上存储器单元进行读写操作,减少了扫描时间,且减少了扫描链对关键路径时延的影响,实现了片上EICM模拟模块。采用了基于指令树模型遍历的方法产生指令集测试程序,提高了指令集测试的覆盖率,保证了DSP数据通道和功能单元的正确性;采用了基于状态机转换路径的方法产生异常测试程序,保证了状态机测试的覆盖率,为流水结构DSP处理器的几个难点如数据竞争、异常处理的测试提供了一种解决办法;采用了基于应用目标的应用程序测试方法,采用这种方法,能够根据设计目标,对被测处理器的功能、性能进行全方位的评价,同时能够为用户提供了相应的解决方案,加速产品的上市速度。根据DSP处理器的不同验证和测试要求,研制了一种可重用的软硬件协同验证和测试平台。采用可配置IP模块和总线结构,实现了硬件平台可配置性和可重用性;采用嵌入式模拟模块,提供了断点、单步、跟踪等调试手段,实现了实时的验证测试功能;采用分层的方法设计软件平台,实现了软件平台的可配置性。采用本平台,不仅能够对MD16处理器进行功能单元、系统级的验证测试,同时还能进行原型芯片的系统级测试。提出了一种采用阶层式结构的可测性设计方案,为SoC芯片的可测性设计提供了一种方法。通过在顶层TAP指令寄存器中定义选择和选择无效指令,在测试带测试机制IP模块时,减少了对顶层TAP控制器状态的影响,从而保证了它的稳定性;在测试不带测试机制IP模块时,通过增加调试指令和目标选择指令,以及采用并行访问方式访问被测单元,增加了测试灵活性,明显地减少了测试时间。 MD16原型芯片已完成测试,芯片在核心电压1.8V的情况下,其最高工作频率为162MHz,功耗为1.1mW/MHz。

全文目录

摘要  3-5
ABSTRACT  5-7
目录  7-10
插图索引  10-11
表格索引  11-13
第一章绪论  13-35
  1.1 引言  13
  1.2 DSP处理器的介绍  13-17
    1.2.1 DSP处理器的发展历程  13-15
    1.2.2 DSP处理器的技术展望  15-17
  1.3 可测性设计方法  17-24
    1.3.1 功能点测试技术  17-18
    1.3.2 基于扫描技术的结构化测试方法  18-19
    1.3.3 边界扫描技术  19-20
    1.3.4 内建自测试技术  20-21
    1.3.5 在线模拟测试技术  21
    1.3.6 各种测试技术的特点  21-23
    1.3.7 DSP的可测性设计方法  23-24
  1.4 DSP处理器的测试程序产生  24
  1.5 DSP处理器的验证测试平台  24-28
    1.5.1 软硬件协同验证测试  25-26
    1.5.2 功能验证测试  26-27
    1.5.3 MD16的验证平台特点  27-28
  1.6 本文主要贡献和结构安排  28-31
  参考文献  31-35
第二章 DSP、SOC芯片的可测性研究  35-65
  2.1 DSP、SOC芯片的可测性设计挑战  35-38
    2.1.1 DSP芯片的可测性设计挑战  35-37
    2.1.2 SoC芯片的可测性设计挑战  37-38
  2.2 DSP处理器可测性设计  38-54
    2.2.1 TAP控制器  40-43
    2.2.2 测试指令寄存器  43
    2.2.3 串并转化电路  43-45
    2.2.4 被测单元的包装实现  45-46
    2.2.5 调试模块  46-47
    2.2.6 跟踪模块  47-48
    2.2.7 存储器模块可测性设计  48-50
    2.2.8 边界扫描链设计  50-51
    2.2.9 本节的实验结果  51-54
  2.3 系统芯片的可测性设计  54-61
    2.3.1 项层TAP模块设计  57-58
    2.3.2 调试模块  58-60
    2.3.3 本节结论  60-61
  2.4 本章小结  61-62
  参考文献  62-65
第三章 DSP处理器指令集和状态机测试研究  65-83
  3.1 MD16体系结构的特色  65-69
    3.1.1 双状态机  65-66
    3.1.2 流水级可扩展MAC  66
    3.1.3 等效双端口单周期访问存储器  66-67
    3.1.4 专用地址计算单元  67-68
    3.1.5 跳转预测  68
    3.1.6 自动递减计数循环  68-69
  3.2 基本指令集测试  69-74
    3.2.1 指令树遍历  70-71
    3.2.2 指令集验证测试方法  71-72
    3.2.3 自动测试程序产生及优化  72-73
    3.2.4 自动测试的一个例子  73-74
    3.2.5 指令集测试结果和结论  74
  3.3 状态机测试程序产生  74-79
    3.3.1 状态机覆盖率  75
    3.3.2 遍历状态机  75-77
    3.3.3 状态机遍历的确认  77-78
    3.3.4 状态机覆盖率计算的一个实例  78-79
    3.3.5 本节实验结果  79
  3.4 本章小结  79-80
  参考文献  80-83
第四章 DSP处理器的协同验证和测试平台  83-113
  4.1 DSP处理器验证和测试概述  83-84
  4.2 协同验证平台模型  84-85
  4.3 软硬件协同验证测试平台的设计流程  85-86
  4.4 验证测试过程的软硬件划分  86-87
  4.5 验证软平台  87-96
    4.5.1 软平台可重用性研究  88-90
      4.5.1.1 应用层  89-90
      4.5.1.2 仿真控制层  90
      4.5.1.3 通信层  90
    4.5.2 软平台功能验证  90-96
      4.5.2.1 单元验证  91-93
      4.5.2.2 结构验证  93-95
      4.5.2.3 系统验证  95-96
  4.6 验证测试硬件平台  96-107
    4.6.1 硬平台的可重用性  97
    4.6.2 硬平台的设计  97-107
      4.6.2.1 FPGA验证、测试电路板设计  98-99
      4.6.2.2 FPGA片上系统设计  99-103
        4.6.2.2.1 片上总线选择和设计  100-101
        4.6.2.2.2 接口模块的设计  101-103
      4.6.2.3 通信接口模块设计  103-107
        4.6.2.3.1 并口控制模块  103-105
        4.6.2.3.2 USB控制模块  105-107
  4.7 实验结果  107-108
  4.8 本章小结  108-109
  参考文献  109-113
第五章基于MD16的MP3解码器实现  113-125
  5.1 MP3的解码流程  113-117
    5.1.1 位流同步  113-114
    5.1.2 辅助信息解码  114
    5.1.3 解码缩放因子  114-115
    5.1.4 Huffman数据解码  115
    5.1.5 频谱再量化和重定序  115
    5.1.6 立体声处理  115-116
    5.1.7 合成过滤器区  116-117
  5.2 程序优化  117-121
    5.2.1 帧头信息即边信息的读取  119
    5.2.2 Huffman解码优化  119-120
    5.2.3 再量化计算优化  120-121
    5.2.4 反混叠及IMDCT  121
    5.2.5 频率反转和子带合成运算  121
  5.3 MP3解码器硬件系统  121
  5.4 本节实验结果  121-122
  5.5 本章小结  122-123
  参考文献  123-125
作者攻读博士期间发表的论文  125
作者攻读博士期间参加的科研工作  125-127
致谢  127

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