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数字集成电路低功耗优化设计研究
作 者: 蒋文栋
导 师: 路勇
学 校: 北京交通大学
专 业: 电路与系统
关键词: 数字集成电路 低功耗 门控时钟 动态功耗
分类号: TN43
类 型: 硕士论文
年 份: 2008年
下 载: 494次
引 用: 3次
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内容摘要
随着集成电路制造技术的飞速发展,芯片的集成度和速度不断提高,但是单位面积上的功耗却一直呈现上升趋势。功耗已经成为所有IC设计者必须考虑的因素,对功耗进行优化是目前每个IC设计企业必不可少的环节。论文主要对数字集成电路功耗的来源和优化方法进行了研究,分别从系统级、算法级、寄存器传输级、逻辑门级、版图级以及电路级分析了低功耗的优化方法,并使用Synopsys公司的Design Compiler和Prime Power分析工具对具体电路综合后面积和功耗的优化效果进行分析,得到可靠的优化数据来指导数字集成电路的设计。论文首先阐述了低功耗优化设计的研究背景,综述了国内外低功耗技术在数字集成电路设计中的发展和现状。其次,分析了实用的功耗估计和优化的方法。其中主要对门级和寄存器传输级(RTL)的低功耗优化方法进行了论述,并通过对具体的电路进行实验得到了各种方法的实际优化效果。在门级的低功耗优化中,对单元映射和公因子提取这两种优化方法进行了具体电路的EDA实现,得到了简单逻辑电路单元映射到基于TSMC 0.18um工艺的标准单元的优化效果。在寄存器传输级的低功耗优化中,对门控时钟的优化方法进行了具体电路的EDA实现,得到了门控时钟对于一般电路的优化效果。论文还说明了代码风格优化对数字集成电路综合后面积、功耗等因素的影响。最后,论文对数字集成电路有限状态机的低功耗设计方法进行了阐述,分析了有限状态机采用各种优化方法综合后面积和功耗的优化效果,得到了有限状态机的一般优化方法。最后对论文工作进行了总结,并就今后课题的研究方向做了进一步展望。
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全文目录
致谢 5-6 中文摘要 6-7 ABSTRACT 7-10 1 绪论 10-14 1.1 低功耗技术的研究背景和意义 10-11 1.2 低功耗技术的研究现状 11 1.3 低功耗优化方法 11-12 1.4 论文的主要工作 12-14 2 数字集成电路低功耗优化技术 14-36 2.1 影响功耗的因素 14-17 2.1.1 数字集成电路功耗的来源 14-15 2.1.2 数字集成电路降低功耗的基本途径 15-17 2.2 数字集成电路的低功耗优化技术 17-36 2.2.1 工艺级的低功耗优化技术 17 2.2.2 电路级的低功耗优化技术 17-19 2.2.3 版图级的低功耗优化技术 19-20 2.2.4 逻辑门级的低功耗优化技术 20-24 2.2.5 寄存器传输级的低功耗优化技术 24-29 2.2.6 算法级的低功耗优化技术 29-33 2.2.7 系统级的低功耗优化技术 33-36 3 实验平台的使用 36-40 3.1 ModelSim工作平台 36-37 3.2 Design Compiler工作平台 37-38 3.3 Prime Power工作平台 38-40 4 数字集成电路低功耗设计EDA实现 40-59 4.1 基于单元映射的低功耗设计EDA实现 40-46 4.1.1 简单逻辑电路的单元映射优化 40-43 4.1.2 基于TSMC 0.18um工艺的标准单元单元映射优化 43-46 4.1.3 小结 46 4.2 基于公因子提取的低功耗设计EDA实现 46-50 4.2.1 简单逻辑电路的公因子提取优化 46-50 4.2.2 小结 50 4.3 基于门控时钟的低功耗设计EDA实现 50-55 4.3.1 简单逻辑电路的门控时钟优化 50-54 4.3.2 8051单片机电路的门控时钟优化 54-55 4.3.3 小结 55 4.4 代码风格低功耗设计EDA实现 55-59 4.4.1 四位四路选择器的代码风格优化 56-58 4.4.2 小结 58-59 5 低功耗设计在有限状态机中的应用 59-64 5.1 采用独热码和格雷码编码的有限状态机的综合与优化 60-62 5.2 采用独热码和格雷码编码的有限状态机的优化结果分析 62-63 5.3 小结 63-64 6 结论 64-66 参考文献 66-68 附录A 68-70 附录B 70-73 附录C 73-75 附录D 75-77 附录E 77-80 作者简历 80-82 学位论文数据集 82
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路(IC) > 半导体集成电路(固体电路)
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