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高速高精度采样/保持电路理论模型与技术实现

作　者: 吴霜毅
导　师: 杨谟华
学　校: 电子科技大学
专　业: 微电子学与固体电子学
关键词: 采样/保持电路流水线模数转换器自举采样开关双采样电荷共享
分类号: TN792
类　型: 硕士论文
年　份: 2007年
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内容摘要

采样/保持电路(S/H)是模拟-数字转换电路(ADC)中的关键单元电路,而ADC则是VLSI数字信号处理系统中的重要模块。随着通信系统和消费类电子设备的发展,需要ADC具有更快的采样速度、更高的采样精度和更低的功耗,同样也需要其前端的采样/保持电路具有高速、高精度、低功耗的性能。本文分别从S/H架构、ADC系统中的S/H、采样开关电路及误差、双采样多通道S/H和运放优化技术等方面研究和探讨了理论模型和相应的电路实现途径,同时基于中芯国际0.18μm混合信号CMOS工艺设计了12bit、100MSample/s (100MSPS)的S/H原型验证电路。主要内容和结果包括:1)系统阐述和分析了采样/保持电路的各种架构,指明对于12bit采样精度和100MHz采样速度指标,基于开关电容的电容翻转型闭环采样/保持电路架构可以保证电路性能的可实现性和可靠性。2)从ADC系统的角度深入研究了采样/保持电路的性能指标和电路重要参数与Pipeline ADC系统的相互制约关系。结合ADC系统架构、噪声容限和工艺匹配性,确定了采样电容的取值和运放的输入失调电压。3)建立了采样开关的等效电路模型和误差源模型,重点研究了电荷注入误差、非线性模拟带宽误差和采样时刻不确定性误差;针对典型误差源给出了相应的改进电路;基于Matlab仿真环境,对各电路和误差源进行了时域和频谱分析。仿真结果显示,0.637ps的jitter噪声给S/H引入约-120dB的噪声平台;全差分栅压自举采样开关的线性度可达到-100dB;所采用的采样电容的失配导致的二次谐波失真低于-138dB。4)探讨了双采样电容翻转型电路的原理、电路架构和误差源。基于频域重点分析了双采样通道间的失调、失配和时钟歪斜误差,并进一步研究了双采样电路与开关电容负载间的电荷共享效应及其对输出信号建立特性的影响。5)分别建立了运放输出的大信号建立模型和小信号快速建立模型,通过系统分析确定了满足100MHz采样频率的运放单位增益带宽不低于267MHz,相位裕度为74°;并依据采样/保持电路的性能指标确定了运放的其他指标和功耗。6)基于中芯国际0.18μm CMOS数模混合标准工艺,设计仿真了具有12bit、100MHz的双采样电容翻转型S/H电路,电源电压3.3V,差分信号摆幅2V。仿真结果表明,S/H的保持信号建立时间为9.28ns,建立精度312μV,增益误差1.23mV,SFDR为92.34dB,功耗为39.93mW。

全文目录

摘要  4-6
ABSTRACT  6-11
第一章引言  11-16
  1.1 研究意义  11-14
  1.2 采样/保持电路的研究和发展  14-15
  1.3 论文内容与架构  15-16
第二章采样/保持电路理论  16-25
  2.1 采样/保持电路原理与性能指标  16-19
    2.1.1 基于时域的采样/保持电路静态指标  17-18
    2.1.2 基于频域的采样/保持电路动态指标  18-19
  2.2 采样信号的频谱分析  19-22
    2.2.1 保持信号频谱  20-21
    2.2.2 采样函数  21-22
  2.3 采样/保持电路的噪声  22-25
    2.3.1 k_BT/C 噪声  22-23
    2.3.2 采样时钟的jitter 噪声  23-24
    2.3.3 其他噪声源  24-25
第三章采样/保持电路结构  25-36
  3.1.B ipolar 采样/保持电路结构  25-26
  3.2.CMOS 采样/保持电路结构  26-36
    3.2.1 开环采样/保持电路  27-28
    3.2.2 采用密勒电容的开环采样/保持电路  28-30
    3.2.3 闭环采样/保持电路  30-31
    3.2.4 开关电容采样/保持电路  31-33
      3.2.4.1 精确比例放大开关电容采样/保持电路  32-33
      3.2.4.2 精确2 倍放大采样/保持电路  33
    3.2.5 无复位采样/保持电路  33-34
    3.2.6 时间交织采样/保持电路  34-36
第四章采样/保持电路与Pipeline ADC 系统架构  36-46
  4.1.P ipeline ADC 架构与采样/保持电路指标  36-39
    4.1.1 Pipeline ADC 架构  36-38
    4.1.2 Pipeline ADC 系统指标  38-39
    4.1.3 采样/保持电路性能指标  39
  4.2 采样/保持电路性能指标与电路拓扑  39-40
  4.3.P ipeline ADC 架构优化与采样/保持电路参数  40-46
    4.3.1 ADC 系统噪声优化与S/H 的采样电容  41-44
    4.3.2 采样/保持电路的负载  44-45
    4.3.3 器件匹配度  45-46
第五章 MOSFET 采样开关理论模型和技术实现  46-64
  5.1.M OSFET 采样开关与Bipolar 采样开关  46-47
  5.2 误差源  47-57
    5.2.1 电荷注入  48-51
    5.2.2 非线性模拟带宽  51-53
    5.2.3 捕获时间  53-54
    5.2.4 采样时刻不确定性  54-57
      5.2.4.1 电压相关孔径时间不确定性  54-56
      5.2.4.2 时钟抖动  56-57
  5.3 改进的MOS 采样开关  57-64
    5.3.1 栅压提高型采样开关  57-59
    5.3.2 栅压自举型采样开关  59-61
    5.3.3 消除衬偏型采样开关  61-62
    5.3.4 全差分采样开关  62-64
第六章双采样理论与技术实现  64-74
  6.1 双采样电路原理  64-65
  6.2 非理想因素  65-72
    6.2.1 通道间失调  65-66
    6.2.2 增益失配误差  66-68
    6.2.3 时钟歪斜误差  68-71
      6.2.3.1 误差源分析  68-70
      6.2.3.2 消除时钟歪斜  70-71
    6.2.4 记忆效应  71-72
  6.3 电荷共享效应  72-74
第七章运算放大器  74-81
  7.1 运算放大器性能指标  74-76
    7.1.1 转换速率  74
    7.1.2 偏置电流  74-75
    7.1.3 单位增益带宽  75-76
    7.1.4 直流增益  76
  7.2 运算放大器结构  76-77
  7.3 运算放大器输出信号的建立  77-81
    7.3.1 运放的大信号建立模型  77-79
    7.3.2 小信号快速建立模型  79-81
第八章电路原型设计与仿真结果  81-91
  8.1 结构与时序  81-83
  8.2 采样开关  83-86
  8.3 运算放大器  86-88
  8.4 仿真结果  88-91
第九章结论与展望  91-93
致谢  93-94
参考文献  94-98
攻硕期间的研究成果  98-99

高速高精度采样/保持电路理论模型与技术实现

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