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H.264/AVC解码器设计与硬件实现

作　者: 荆萍
导　师: 林争辉；周开伦
学　校: 同济大学
专　业: 电路与系统
关键词: H.264/AVC SoC 视频解码 FPGA原型熵解码帧内预测
分类号: TN764
类　型: 硕士论文
年　份: 2007年
下　载: 27次
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内容摘要

随着经济的发展、科学的进步，以及市场对高质量视频业务的需求的不断膨胀，使多媒体处理技术得到了广泛的应用，其中的视频压缩编码技术已经成为产业界关注的焦点，取得了快速的发展，新一代的视频压缩标准H．264／AVC就是这个发展的产物。另一方面，半导体工艺的大幅进步和芯片开发技术的日新月异，使得集成电路的性能空前强大，芯片已经成为最新科技概念的一个重要承载体。在这样的背景下，运用先进的SoC芯片解决方案来实现新的视频压缩编码标准H．264／AVC已是大势所趋。本文论述的H．264／AVC解码SoC是一块多媒体视频解码芯片。本文主要介绍了H．264／AVC解码SoC芯片的设计框架，阐述了熵解码模块的设计，阐述了帧内预测模式模块的设计，以及SoC的FPGA验证平台的实现，同时给出了硬件模块的验证策略和实现方案。本人负责设计的这些模块都达到了高清码流解码的设计要求。

全文目录

摘要  6-7
ABSTRACT  7-11
第1章数字视频处理技术和集成电路技术的发展  11-24
  1.1 数字视频压缩技术及其发展  11-18
    1.1.1 数字视频压缩技术的发展概况  11-14
    1.1.2 数字视频压缩技术的主要原理  14-18
  1.2 现代集成电路设计的发展概况  18-22
    1.2.1 可编程逻辑器件的发展  19-20
    1.2.2 SoC设计和系统级设计的概念  20-22
  1.3 本文的内容和结构安排以及本人负责完成的工作  22-24
第2章 H.264视频压缩标准  24-35
  2.1 概述  24-25
  2.2 H.264标准简介  25-31
    2.2.1 视频压缩编码原理  25-26
    2.2.2 H.264视频数据的分层结构  26-27
    2.2.3 网络适应性  27-29
    2.2.4 H.264算法的主要特点  29-31
  2.3 H.264中关键模块的介绍  31-34
  2.4 本章小结  34-35
第3章 H.264解码芯片的硬件实现  35-40
  3.1 H.264解码器结构  35-37
  3.2 实现方式选择  37-38
  3.3 H.264解码芯片设计  38-39
    3.3.1 H.264解码器设计目标  38-39
  3.4 本章小结  39-40
第4章熵解码模块的设计  40-50
  4.1 熵解码部分的设计  40-41
  4.2 WISHBONE总线  41-43
  4.3 Exo_golomb(指数哥伦布)编码原理  43-45
  4.4 Exp_golomb的硬件实现方案  45-48
    4.4.1 模块功能  46-47
    4.4.2 模块实现  47-48
  4.5 本章小结  48-50
第5章帧内预测模块的设计和实现  50-64
  5.1 帧内预测模式概述  50-54
    5.1.1 Intra 4x4帧内预测模式  50-52
    5.1.2 Intra 16x16帧内预测模式  52-53
    5.1.3 色差分量的帧内预测模式  53
    5.1.4 帧内预测的优势  53-54
  5.2 帧内预测模块设计实现  54-62
    5.2.1 帧内预测模块内部寄存器设计  54-58
    5.2.2 帧内预测模块中状态机的设计  58-59
    5.2.3 帧内预测模块的预处理  59-60
    5.2.4 帧内预测模式的预测  60-62
  5.3 本章小结  62-64
第6章硬件解码器的验证  64-73
  6.1 功能验证  64-67
    6.1.1 静态RTL code check  65
    6.1.2 RTL Simulation  65-66
    6.1.3 Post-RTL Verification  66-67
  6.2 基于FPGA的验证平台的设计  67-69
  6.3 芯片系统的功能仿真验证  69-71
  6.4 项目实现结果  71
  6.5 本章小结  71-73
第7章总结与展望  73-75
参考文献  75-77
缩略语  77-79
致谢  79-80
个人简历在读期间发表的学术论文与研究成果  80

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