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5Gbps高速CML发送器的设计与实现

作　者: 潘鹏亨
导　师: 谢伦国
学　校: 国防科学技术大学
专　业: 电子科学与技术
关键词: CML I/O接口驱动器高速传输系统差分信号传输
分类号: TN402
类　型: 硕士论文
年　份: 2011年
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内容摘要

高速接口是沟通集成电路片内外系统、缓冲片内外频率差异的重要部件。随着工艺和信息技术的进步,集成电路系统变得越来越复杂,数据吞吐率越来越大,对I/O接口各方面要求不断提高。I/O接口已经成为高性能系统的一个瓶颈。CML(Current Mode Logic)是继ECL、LVDS之后又一种采用低电压差分信号传输技术的高速传输接口,具有高速、抗干扰能力强和低功耗等优点,是解决I/O接口问题的一种新技术,广泛应用于网络物理层和高速SerDes电路中。本文基于ANSI/TIA/EIA-644标准,研究了CML的发送端电路。重点分析设计了高速“并行串行”转换电路和CML发送器。并串转换电路中,为了满足高速并串转换的要求,结合树型结构和并行结构的优势,设计了由两个低速5:1并串转换单元和一个高速2:1并串转换单元组成的10:1混合式并串转换电路。树型结构的使用有效减小了电路的整体功耗,也降低了设计复杂度;并行结构采用多个C2MOS结构D触发器调整进入数据选择器的时钟和数据间的相位关系,使其相对于普通并行结构有更大的相位裕量,提高了电路的可靠性。树型和并行结构的混合使用使得在满足并串转换高速要求的同时,降低了大部分电路的工作频率,降低了数据抖动,降低了电路功耗。Hspice仿真结果表明,TT情况下串行输出数据的随机抖动的方均根值(RMSjitter)为时钟周期的0.68585%,功耗为1.68mW,小于同类电路。在CML发送器中,对电平转换电路、单端转差分电路和预加重电路进行了研究。电平转换电路采用一种改进型结构,输出信号摆幅大,能够将占空比稳定在50%;提出了一种带时钟控制的单端转差分结构,差分输出波形对称性好,且共模电平能较好的稳定在500mV;还提出了一种基于精确延时控制的电流模预加重电路,通过并联多个小电流源的方法来实现预加重功能,有效减小了数据的翻转时间,通过控制尾电流大小可实现加重幅度调整。5Gbps数据速率时电路仿真结果表明,一级电路加重幅度约10%,主级电路加重幅度约20%,加重效果明显,输出端输出差分信号摆幅约800mV,传输线负载端差分信号摆幅达到300mV。最后,本文研究了数模混合版图实现方面的技术,重点分析了串扰、噪声、匹配、天线效应、门锁效应和寄生效应等问题的解决方案。基于1P8M 65nmCMOS工艺,采用全定制和半定制结合的版图设计方法,完成了电路版图实现。

5Gbps高速CML发送器的设计与实现

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