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网络分析仪频率合成技术的研究

作　者: 刘虹
导　师: 鲍景富
学　校: 电子科技大学
专　业: 电路与系统
关键词: 宽带锁相扫频源 DDS+PLL 网络分析仪
分类号: TN74
类　型: 硕士论文
年　份: 2007年
下　载: 200次
引　用: 5次
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内容摘要


随着通信技术的发展，射频测量仪器的需求量越来越大，而目前射频测量仪器的现状不容乐观。西方国家的相关产品占领了国内市场的大部分份额，不仅价格昂贵，而且还对一些高端仪器实施禁运，这些严重阻碍了民族工业的发展。在生产线上，需要大量的仪器进行调试工作，在很多场合并不需要太高的精度，如果全部使用国外高端仪器，那是不经济、不合理、也不现实的做法。在这种状况下，迫切需要低成本、指标适中的射频测量仪器。本课题即是为研制网络分析仪中低成本、小体积、细步进锁相扫频源而开展的。课题的难点是实现低成本、宽频段、细步进的扫频源。目前实现细步进可以采用小数分频和DDS技术，但是小数分频技术比较复杂，杂散大，实现体积也比较大。由于大规模集成电路的发展，已经出现了单片集成的DDS芯片，可以实现细步进，并且跳频时间极快，满足设计要求。但是DDS的输出频率上限较低，而且在宽带输出时杂散比较严重。本文根据网络分析仪对扫频源的要求，在理论分析的基础上将DDS和PLL相结合，研制出一种细步进、低成本、宽频带的扫频源，输出300kHz～1300MHz的步进为1Hz的扫频信号。系统分为两大部分，一部分实现固定点频2340MHz的产生，另一部分利用DDS+PLL的技术，实现2340.3MHz～3640MHz的步进为1Hz的锁相扫频信号，两路信号混频后产生所需要的300KHz～1300MHz的扫频信号。实验结果表明，系统的频率分辨率达到1Hz；DDS输出通过锁相环直接倍频，简化了系统的设计，降低了系统成本，并且也满足了所要求的指标。系统整体相位噪声优于-82dBc／H@10kHz，谐波杂散优于-31dBc。

全文目录


摘要  4-5
ABSTRACT  5-6
目录  6-9
第一章 引言  9-12
  1.1 课题来源  9
  1.2 频率合成器技术的特点以及发展趋势  9-11
  1.3 本文要解决的问题  11
  1.4 本文主要内容  11-12
第二章 锁相环(PLL)设计原理  12-23
  2.1 原理概述  12-13
  2.2 锁相环的关键性能参数  13
  2.3 锁相环组成  13-20
    2.3.1 序列鉴相器  13-17
    2.3.2 电荷泵  17-19
    2.3.3 环路滤波器  19
    2.3.4 压控振荡器  19-20
  2.4 环路的设计  20-23
    2.4.1 环路带宽的选择  20-22
    2.4.2 相位余量的选择  22-23
第三章 数字直接合成(DDS)基本原理  23-33
  3.1 DDS原理  23-26
  3.2 DDS输出信号频谱分析  26-33
第四章 DDS+PLL频率合成技术  33-38
  4.1 DDS激励PLL  33-34
  4.2 PLL内嵌DDS  34
  4.3 DDS与PLL环外混频  34-35
  4.4 微带低通滤波器  35-38
第五章 电路设计  38-67
  5.1 系统方案论证设计  38-40
    5.1.1 系统指标  38
    5.1.2 方案的确定  38-40
  5.2 400MHz产生电路设计  40-46
  5.3 DDS电路设计  46-49
  5.4 2340.3MHz～3640MHz产生电路设计  49-57
  5.5 2340MHz产生电路设计  57-60
  5.6 混频放大电路设计  60-63
  5.7 控制系统设计  63-67
    5.7.1 控制系统硬件部分设计  63-64
    5.7.2 控制系统软件部分设计  64-67
第六章 测试与分析  67-74
  6.1 PCB版图及实物  67
  6.2 系统测试  67-73
    6.2.1 相噪及杂散测试  68-72
    6.2.2 跳频时间测试  72-73
    6.2.3 输出功率测试  73
  6.3 问题总结及改进建议  73-74
第七章 结论  74-75
致谢  75-76
参考文献  76-78
在学期间的研究成果及个人简历  78-79
附录1 扫频源原理图  79-80
附录2 控制板原理图  80-81
附录3 控制系统关键部分流程图  81-84
附录4 扫频源顶层印制板图  84-85
附录5 实物图  85-86
附录6 相位噪声及杂散测试表格  86

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 频率合成技术、频率合成器
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