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纳米级集成电路分辨率增强技术研究

作　者: 马玥
导　师: 严晓浪；史峥
学　校: 浙江大学
专　业: 电路与系统
关键词: 分辨率增强技术光学邻近校正移相掩模散射条插入
分类号: TN405
类　型: 硕士论文
年　份: 2006年
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内容摘要

半导体制造工艺从0.18μm技术节点开始,“亚波长光刻”技术被广泛采用。在亚波长光刻下,由于掩模制造、光刻和蚀刻过程中光的衍射及其它物理现象,导致掩模图形和硅片表面实际印刷图形之间不再一致。版图图形转移过程中的失真,将会影响到产品的性能参数,并降低集成电路的成品率。为了消除这些负面影响,越来越多的分辨率增强技术被开发和应用,其能够较好地解决集成电路主要的可制造性问题,成为当前全世界集成电路工业界和学术界关注的焦点。本文即针对这一技术开展研究,主要围绕纳米级集成电路条件下分辨率增强技术的理论和算法以及具体实现等问题展开。本文介绍了集成电路物理设计和光刻工艺的基本技术背景。介绍了一种适用于超深亚微米和纳米级集成电路实际生产的光刻模型建模和优化的基本框架以及快速光刻模拟算法。以模型框架和模拟算法为基础,本文提出了一类OPC算法和工具语言框架,实现了EDA工具NanoOPC。本文还对移相掩模相位分配及兼容性检查的算法进行了研究,完成EDA工具NanoPSM。同时,基于对版图关键尺寸检查算法的研究和改进,实现了适用于散射条插入的EDA工具NanoSBar。各EDA工具的有效性也在文中通过实例得到充分证明。

全文目录

摘要  4-5
Abstract  5-6
目录  6-8
第1章绪论  8-18
  1.1 集成电路设计和制造技术发展概况  8-11
  1.2 集成电路EDA技术发展概况  11-12
  1.3 纳米级集成电路可制造性问题  12-15
  1.4 目前世界上相关的研究状况  15-17
  1.5 本文完成的主要工作  17-18
第2章集成电路光刻制造工艺及流程  18-35
  2.1 集成电路物理设计简介  18-20
  2.2 光刻工艺流程  20-23
  2.3 光刻成像系统  23-26
  2.4 光刻分辨率增强技术  26-35
    2.4.1 光学邻近校正  28-30
    2.4.2 移相掩模  30-32
    2.4.3 散射条插入  32-35
第3章光学邻近校正的EDA工具实现  35-50
  3.1 工作流程简述  35-36
  3.2 光刻系统建模及光刻模拟快速算法  36-40
    3.2.1 投射曝光模型和CSPLAT基本算法与实现  36-38
    3.2.2 光刻胶阈值模型  38-39
    3.2.3 可变偏移模型  39-40
    3.2.4 光刻模拟快速算法  40
  3.3 内容驱动的灵活切分  40-44
  3.4 基于内容的校正  44-46
  3.5 实例结果分析  46-50
第4章移相掩模的EDA工具实现  50-61
  4.1 工作流程及参数设计  50-54
    4.1.1 工作流程简述  50-51
    4.1.2 控制脚本及参数设计  51-54
  4.2 相位分配及兼容性检查  54-57
  4.3 实例结果分析  57-61
第5章散射条插入的EDA工具实现  61-68
  5.1 工作流程及参数设计  61-64
  5.2 版图关键尺寸检查  64-66
  5.3 实例结果分析  66-68
第6章总结和展望  68-71
参考文献  71-76
作者在研究生期间发表的论文  76-77
论文《Engineering Index》检索结果证明  77-78
论文《ISTP》检索结果证明  78-79
致谢  79

纳米级集成电路分辨率增强技术研究

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