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低温Si工艺技术制备SiGe MOSFET的实验研究

作　者: 梅丁蕾
导　师: 杨谟华
学　校: 电子科技大学
专　业: 微电子学与固体电子学
关键词: 按比例缩小 SiGe MOSFET 低温Si 技术
分类号: TN431
类　型: 硕士论文
年　份: 2005年
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内容摘要

当前超大规模集成电路的特征尺寸已降至90nm 以下, 在未来10¹5 年之内常规MOSFET 器件尺寸就有可能达到其物理极限, 使得自微电子技术发展至今始终以缩小器件沟道尺寸为主要手段来提高器件速度、工作频率的技术面临危机。多种思路试图解决我们未来即将面临的危机, 新一代技术不但要求能够继续提高标准单元的工作速度、频率, 降低其功耗,提高可靠性, 更希望其能够如按比例缩小技术一样长期发展。毫无疑问, 那些能够与常规Si 工艺技术相兼容的新技术将受青睐。也正因为如此, 在下一代45nm 工艺技术的研究中, SiGe 技术已经成为一个重要的子课题。利用Si/应变SiGe 异质结形成的窄基区能带特点, 高频SiGe HBT 已经应用到如手机芯片中的低噪放LNA 中。但是由于驰豫SiGe 生长技术相对困难得多, 所以SiGe CMOS 技术的发展及应用还远远落后。通常利用超高真空化学气相淀积的UHVCVD 方法所生长的驰豫SiGe 层往往达数微米, 不但表面粗糙度较高, 而且位错密度仍然不能达到大规模制备的要求。本论文研究的目的是研究在Si 基片上生长驰豫SiGe 的新方法制备SiGe MOSFET。不同于UHVCVD, 利用分子束外延（MBE）技术将更加精确得控制生长速度以及掺杂浓度, 形成更为理想的Si/SiGe 异质结。由于采用了低温Si 生长技术, 驰豫外延层的厚度由通常的数微米降到了400nm 以内, 这不但大大缩短了制备时间, 改善了器件的热传导性能,而且降低了器件表面的粗糙度, 阻隔了位错向表面攀升而在体内形成位错环, 从而提高了器件性能。利用低温Si 技术制备的驰豫Si_0.8Ge_0.2基片经原子力显微镜AFM测试, 表面均方粗糙度RMS 仅达10.2A。采用与Si 相兼容的工艺技术（除少数高温工艺外）, 在此基片上成功制备的单管SiGe N/P MOSFET, 经HP4155 测试分析载流子迁移率在常温下最大有25%的提高。考虑到此次实验中驰豫基片中Ge 主分较低, Si 沟道应变有限, 可以预见器件性能将能够有更进一步的提高。而低温Si 生长技术在高Ge 主分基片生长中的优势也将更加突出。

全文目录

第一章引言  8-13
  1.1 课题来源及研究意义  8-11
  1.3 国内外发展动态  11-12
  1.4 本课题的主要工作  12-13
第二章 Si/SiGe异质结性质  13-23
  2.1 Si、Ge 体材料的能带结构  13
  2.2 SiGe 合金材料、薄膜的能带结构  13-17
    2.2.1 Si_(1-x)Ge_x合金的晶格常数以及异质结界面的晶格失配  13-14
    2.2.2 Si_(1-x)Ge_x合金的禁带宽度  14-16
    2.2.3 Si_(1-x)Ge_x合金的电子  16-17
    2.2.4 Si/Si_(1-x)Ge_x异质结的能带配置  17
  2.3 应变 Si 的特性  17-23
    2.3.1 应变Si 的概念  17-19
    2.3.2 应变对Si 能带结构的影响  19-20
    2.3.3 应变Si 的电子/空穴迁移率  20
    2.3.4 应变Si、弛豫Si_(1-x)Ge_x异质结的能带配置  20-23
第三章应变 Si 沟道 PMOSFET 模拟与优化设计  23-38
  3.1 应变 Si 沟道 MOSFET 概述  23-24
  3.2 PMOS 优化设计  24-33
    3.2.1 器件结构  24
    3.2.2 器件模拟和参数优化  24-33
  3.3 模拟结果及分析  33-38
    3.3.1 常温下300K 时载流子迁移率分布  33-34
    3.3.2 常温下300K 时输出特性曲线  34-36
    3.3.3 最终结果分析  36-37
    3.3.4 PMOS 器件的结构改善  37-38
第四章 SiGe MOSFETs N~+外延材料生长的实验  38-44
  4.1 外延生长的发展概况  38-40
  4.2 N~+ SiGe/Si材料生长的实验  40-44
    4.2.1 主要研究内容  40-41
    4.2.2 研究方法  41
    4.2.3 主要实验结果  41-44
第五章 Si/SiGe异质结MOSFETs器件制备实验  44-61
  5.1 SiGe 异质结MOSFETs 器件研究概况  44-49
  5.2 应变Si MOSFETs 器件制备实验  49-54
    5.2.1 器件结构  49-50
    5.2.2 实验流程  50-51
    5.2.3 结果及讨论  51-54
  5.3 注入成阱工艺实验  54-61
    5.3.1 实验步骤  54-56
    5.3.2 实验数据分析  56-59
    5.3.3 实验结论  59-61
结论  61-62
致谢  62-63
参考文献  63-64
附录A、 SIGE HCMOS 工艺流程  64

低温Si工艺技术制备SiGe MOSFET的实验研究

内容摘要

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