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基于ASIC的直接数字频率合成器前端设计与实现

作　者: 陈亮
导　师: 张涛
学　校: 武汉科技大学
专　业: 控制理论与控制工程
关键词: 系统架构与模块划分前端RTL级功能仿真与验证 FPGA验证综合优化与静态时序分析数字调制
分类号: TN741
类　型: 硕士论文
年　份: 2008年
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引　用: 5次
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内容摘要

随着现代通信、雷达、电子侦察和对抗技术的飞速的发展,对作为核心部件的频率合成器的性能指标提出了越来越高的要求,宽频带、高频率分辨、低捷变时间、高频率稳定度、低相位噪声、低杂散、能程控等,这些技术利用普通的模拟电路是很难达到与实现的。因此,如何设计一种新的频率合成器来产生大量高精度、高稳定度的频率信号成为了频率合成技术的关键。本文首先介绍了频率合成的基本理论,对各种频率合成技术进行了比较和分析,得出了其优缺点,并且着重突出了新型频率合成技术中经常用到的直接数字频率合成器,对其构成以及工作原理作了详细论述;由于本文所设计的直接数字频率合成器是基于ASIC技术的,因此本文还介绍了有关ASIC设计流程和相关技术;随后对直接数字频率合成器进行了系统架构以及模块划分和算法分析;接着利用硬件描述语言Verilog HDL进行前端RTL级功能仿真与测试平台的编写,代码的编写风格以及测试平台的全面性和高覆盖率为随后的门级实现做下铺垫;待完成模块中所有数字部分的设计,仿真直至综合优化以及时序分析的全过程,该过程分为FPGA验证以及ASIC实现,FPGA验证是为了确保ASIC实现的顺利进行;本文中RTL级仿真工具为Mentor公司的Modelsim,FPGA验证工具为Xilinx公司的ISE,综合工具为Synopsys公司的Design Compiler,静态时序分析工具为Synopsys公司的Primetime,综合所调用的元器件工艺库为联华(UMC)的0.18μm库;为满足高频率和低抖动的要求,需要反复综合,并且需充分考虑速度和面积等各方面因素的影响;最后,通过对直接数字频率合成器的应用领域展开全面叙述后,重点对DDS的数字调制技术相关模块展开详尽设计,并进行了功能仿真与测试。通过本文ASIC流程的设计与实现,较好地完成了DDS的功能以及时序、面积、功耗等方面的性能,并使得DDS模块具有较大的移植性与可重复利用性,具备完成IP核设计的条件,有一定的实用价值。

全文目录

摘要  4-5
Abstract  5-9
第一章绪论  9-16
  1.1 频率合成技术的发展  9-10
  1.2 频率合成技术的概述  10-14
    1.2.1 频率合成的概念及主要技术指标  10
    1.2.2 直接频率合成（DS）  10-11
    1.2.3 间接频率合成  11-12
    1.2.4 直接数字频率合成（DDS）  12
    1.2.5 混合式频率合成技术  12-13
    1.2.6 各种频率合成技术的性能分析与比较  13-14
  1.3 DDS 技术的国内外研究现状以及发展趋势  14-15
  1.4 本文需完成的工作  15
  1.5 本章小结  15-16
第二章 DDS 技术的基本理论  16-26
  2.1 DDS 技术的理论研究背景  16
  2.2 DDS 技术的基本工作原理  16-18
  2.3 DDS 特点综述  18-19
  2.4 DDS 的基本结构介绍  19-20
    2.4.1 相位累加器  19-20
    2.4.2 查询表ROM  20
    2.4.3 D/A 转换器和低通滤波器  20
  2.5 DDS 的理想输出频谱  20-21
  2.6 含有噪声的DDS 输出频谱  21-24
    2.6.1 DDS 噪声与杂散来源  21-22
    2.6.2 DDS 的杂散分析  22-24
  2.7 本章小结  24-26
第三章 ASIC 设计流程和相关技术  26-38
  3.1 EDA 技术概述  26-27
  3.2 数字设计方法概论  27-28
  3.3 硬件描述语言HDL  28-30
    3.3.1 VHDL 语言  29
    3.3.2 Verilog HDL 语言  29-30
  3.4 ASIC 传统设计流程  30-35
    3.4.1 设计规范和RTL 级编码  32
    3.4.2 动态仿真与功能验证  32-33
    3.4.3 约束、综合和扫描插入  33
    3.4.4 形式验证  33-34
    3.4.5 使用PrimeTime 进行静态时序分析（STA）  34
    3.4.6 布局、布线和验证  34
    3.4.7 IC 工艺选择  34-35
  3.5 ASIC 设计相关技术  35-37
    3.5.1 可综合设计技术  35-37
    3.5.2 可测性设计技术  37
    3.5.3 可重用设计技术  37
  3.6 本章小结  37-38
第四章 DDS 的模块划分和算法分析  38-53
  4.1 DDS 模块总体介绍  38-39
  4.2 时钟分频模块（CLK_DIV）  39-40
  4.3 串并控制字生成模块（Control_word_reg）  40-44
  4.4 控制字分组模块（Fre_Phase_Data_Reg）  44
  4.5 32 位4 级流水线加法器（Add_32_pipeline_4）  44-47
  4.6 相位偏移控制模块（Phase_Shift_Reg）  47
  4.7 查询地址截断模块（Address_Reg）  47-48
  4.8 查询地址变换模块（Address_Conv）  48-49
  4.9 查询值辅助修正模块（Data_Conv）  49
  4.10 查询ROM 只读模块（ROM_4096_sin、ROM_4096_cos）  49-51
  4.11 DDS 顶层模块（DDS_32）  51-52
  4.12 本章小结  52-53
第五章 DDS 数字部分前端RTL 级功能仿真与验证  53-70
  5.1 动态仿真工具Modelsim 简介  53-54
  5.2 DDS 各个分模块的RTL 级功能仿真与验证  54-61
    5.2.1 时钟分频模块（CLK_DIV）的RTL 级功能仿真与验证  55
    5.2.2 串并控制字生成模块（Control_word_reg）的RTL 级功能仿真与验证  55-57
    5.2.3 控制字分组模块（Fre_Phase_Data_Reg）的RTL 级功能仿真与验证  57
    5.2.4 32 位4 级流水线加法器（Add_32_pipeline_4）的RTL 级功能仿真与验证.  57-58
    5.2.5 相位偏移控制模块（Phase_Shift_Reg）的RTL 级功能仿真与验证  58-59
    5.2.6 查询地址截断模块（Address_Reg）的RTL 级功能仿真与验证  59
    5.2.7 查询地址变换模块（Address_Conv）的RTL 级功能仿真与验证  59-60
    5.2.8 查询ROM 只读模块（ROM_4096_sin）的RTL 级功能仿真与验证  60
    5.2.9 查询值辅助修正模块（Data_Conv）的RTL 级功能仿真与验证  60-61
  5.3 DDS 顶层模块的RTL 级功能仿真与验证  61-69
    5.3.1 串并模式下DDS 顶层模块的RTL 级功能仿真与验证  61-63
    5.3.2 不同输入控制字下DDS 顶层模块的RTL 级功能仿真与验证  63-65
    5.3.3 不同时钟频率控制下DDS 顶层模块的RTL 级功能仿真与验证  65-66
    5.3.4 低功耗模式下DDS 顶层模块的RTL 级功能仿真与验证  66
    5.3.5 相位偏移模式下DDS 顶层模块的RTL 级功能仿真与验证  66-68
    5.3.6 数字调制模式下DDS 顶层模块的RTL 级功能仿真与验证  68-69
  5.4 本章小结  69-70
第六章 DDS 的综合优化与静态时序分析  70-96
  6.1 综合工具Design Compiler 简介  70-71
  6.2 静态时序分析工具Primetime 简介  71
  6.3 DDS 的FPGA 验证  71-76
  6.4 DDS 的综合优化以及静态时序分析  76-95
    6.4.1 仿真工艺库简介  76-78
    6.4.2 综合优化  78-90
    6.4.3 静态时序分析  90-95
  6.5 本章小结  95-96
第七章全文总结  96-97
参考文献  97-100
附录攻读硕士学位期间发表的论文目录  100-101
致谢  101

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