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JPEG2000位平面编码器的VLSI设计及验证

作　者: 李清俊
导　师: 张钧；谭毅华
学　校: 华中科技大学
专　业: 模式识别与智能系统
关键词: 分数位平面编码 EBCOT JPEG2000 VLSI 图像压缩
分类号: TN762
类　型: 硕士论文
年　份: 2007年
下　载: 60次
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内容摘要

随着互联网和多媒体技术的进步,信息技术得到了飞速的发展。随着人们追求更高质量的图像信息,信息的传递受限于信息传输线路的带宽,大容量的信息往往无法及时传递;信息的存储受限于存储设备的容量。在这种情况下,原有的JPEG标准已经不能满足越来越高的对静态图像压缩标准的要求。JPEG2000标准是由联合图像专家组在2001年1月推出的新一代数字图像压缩标准。JPEG2000不仅比现有的JPEG标准有更好的压缩效果,并且提供很多新的特性。JPEG2000支持质量可伸缩性、分辨率可伸缩性、感兴趣区域编码,并且在同一框架中同时支持无损和有损压缩。在整个JPEG2000系统中,基于分数位平面编码和二进制算术编码的嵌入式优化截断块编码EBCOT具有非常高的计算复杂度,构成了JPEG2000高速实时运行的瓶颈。论文首先分析了JPEG2000标准中EBCOT编码器的结构和分数位平面编码算法的软件流程。在总结前人研究的基础上,融合位平面并行和基于列的样本并行处理方法,提出了一种基于列的位平面并行编码器的VLSI结构。该结构中最高有效位平面检测模块检测最高有效位平面,位平面编码控制模块控制码块数据扫描和符号幅度数据转换。采用与位平面数目相同的上下文形成模块实现位平面并行处理。上下文形成模块中三个编码通道编码模块在三次码块扫描中顺序执行,而在通道编码模块内采用4路并行的编码单元实现基于列的样本并行处理。多个缓存并行接收上下文形成模块的输出,缓存的码流以轮寻方式读出。在设计方案中,按照自顶向下的设计方法,用硬件描述语言Verilog HDL进行了RTL级描述,通过Modelsim仿真验证了设计的正确性。通过Xilinx公司的ISE开发平台完成了设计的综合。

全文目录

摘要  4-5
Abstract  5-8
1 绪论  8-12
  1.1 研究背景和意义  8-9
  1.2 国内外研究现状  9-11
  1.3 本文主要研究内容  11-12
2 JPEG2000 与EBCOT 算法  12-22
  2.1 图像压缩基础  12-16
  2.2 JPEG2000 静止图像编码标准  16-19
  2.3 EBCOT 算法  19-21
  2.4 本章小结  21-22
3 位平面编码算法  22-35
  3.1 位平面编码的基本原理  22-23
  3.2 分数位平面编码算法  23-30
  3.3 分数位平面编码算法实现流程  30-34
  3.4 本章小结  34-35
4 位平面并行编码器的VLSI 设计  35-52
  4.1 已有的硬件加速和并行方案  35-38
  4.2 基于列的位平面并行编码器设计  38-51
  4.3 本章小结  51-52
5 位平面并行编码器的FPGA 验证  52-66
  5.1 FPGA 设计技术  52-60
  5.2 本设计的Modelsim 仿真验证  60-64
  5.3 本设计的Xilinx ISE 综合  64-65
  5.4 本章小结  65-66
6 总结和展望  66-68
  6.1 工作总结  66-67
  6.2 进一步的工作  67-68
致谢  68-69
参考文献  69-71

JPEG2000位平面编码器的VLSI设计及验证

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