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基于SATA 2.0接口的硬盘加解密控制芯片的设计与实现
作 者: 王磊
导 师: 李广军
学 校: 电子科技大学
专 业: 信息与通信工程
关键词: 串行高级技术附加装置 数据加密 原语 帧 8b/10b编码
分类号: TP333.35
类 型: 硕士论文
年 份: 2008年
下 载: 203次
引 用: 3次
阅 读: 论文下载
内容摘要
SATA2.0接口是传输速率达到3Gbps的串行接口,协议采用了吉比特以太网结构和8b/10b编码技术,在数据线上采用LVDS NRZ串行数据流传输数据,同时还支持NCQ(本地命令队列)、端口复用器、交错启动、热插拔等一系列的技术特征。该总线使得数据传输更加快速和稳定可靠,在存储领域特别是在硬盘领域被广泛采用。信息时代的到来,数据存储和保护的需求与日俱增。基于硬件的加密方式由于其速度快,具有安全可靠的密钥存储方式已成为数据加解密的发展趋势。将硬盘加密和SATA接口结合起来进行设计和研究,实现基于硬件的硬盘加密控制器,完成带SATA2.0接口的加解密控制电路设计具有重要的使用价值和研究价值。本文首先介绍了SATA2.0协议和ATA/ATAPI-6指令集,包括物理层、链路层、传输层和命令层分析、四种传输协议和常用命令分析,还提出了在设计中需要注意的地方,包括上层协议和功能的选择等,并且提出了具体实现中需要对协议进行修改的地方和原因。然后,本文描述了SATA2.0加解密控制芯片的系统设计,包括应用环境、规格设计和总体模块划分,剖析了芯片设计的难点及其解决方法,并提出了芯片设计框图。最后对各模块的实现均作了具体的论述。本芯片采用Synopsys公司的SATA VIP辅助验证,并采用Xilinx公司的FPGA作为最终实现,本文最后给出了系统验证和测试的环境以及结果。从测试结果看出本芯片的核心功能单元:接收判断模块、发送控制模块、数据处理模块和发送接口引擎都能正常的工作,能进行数据传输。本论文中所讨论的芯片设计方法等已在论文作者参与的SATA2.0加解密控制芯片项目中实现。在Xilinx V5 FPGA上工作正常,性能良好,达到性能指标要求。本论文在SATA加解密控制芯片设计与实现方面的研究成果,具有通用性、可移植性,有一定的理论及经济价值。
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全文目录
摘要 4-5 ABSTRACT 5-15 第一章 引言 15-18 1.1 SATA接口技术发展概论 15 1.2 硬盘数据加密方法概论 15-16 1.3 论文研究的目的和意义 16 1.4 本论文的课题背景及本人工作 16-17 1.5 本论文的内容安排 17-18 第二章 SATA2.0总线协议 18-36 2.1 SATA的电气特性 18 2.2 SATA的系统结构 18-32 2.2.1 链接特征和拓扑结构 18-20 2.2.2 协议体系结构 20-32 2.2.2.1 物理层 20-22 2.2.2.2 链路层 22-27 2.2.2.3 传输层 27-28 2.2.2.4 应用层 28-32 2.3 SAPIS接口规范 32-35 2.3.1 SAPIS接口功能 32-33 2.3.2 主要接口信号和时序介绍 33-35 2.3.2.1 数据接收 33-34 2.3.2.2 数据发送 34-35 2.4 本章小结 35-36 第三章 SATA控制器系统设计 36-44 3.1 系统应用环境及系统结构设计 36 3.2 数据和原语传输方式设计 36-39 3.2.1 原语传输方式 36-37 3.2.2 配置帧传输方式 37-38 3.2.3 非加解密帧传输方式 38-39 3.2.4 需要加解密帧传输方式 39 3.3 设计的总体结构 39-43 3.3.1 系统辅助模块 40-41 3.3.1.1 PHY PACKET模块 41 3.3.1.2 加解密芯片WRAPPER模块 41 3.3.2 PHY接口单元 41-42 3.3.3 发送控制模块 42 3.3.4 接收判断模块 42 3.3.5 数据处理模块 42-43 3.3.6 发送接口引擎 43 3.4 本章小节 43-44 第四章 SATA控制器的RTL设计与实现 44-78 4.1 PIU模块设计 44-47 4.1.1 复位控制 44-45 4.1.2 输入控制模块 45 4.1.3 输出控制模块 45-47 4.2 SCM模块设计 47-66 4.2.1 设计思想 48 4.2.2 主控制器(MC)模块设计 48-51 4.2.3 左边上电和功率管理控制(LPMC)模块设计 51-56 4.2.4 右边上电和功率管理控制(RPMC)模块设计 56-59 4.2.5 左边接收控制(LRC)模块 59-62 4.2.6 右边发送控制(RSC)模块 62-64 4.2.7 右边接收控制(RRC)模块 64-65 4.2.8 左边发送控制(LSC)模块 65-66 4.3 RE模块设计 66-70 4.3.1 原语数据判断模块 67-68 4.3.2 解扰模块 68-69 4.3.3 CRC校验模块 69-70 4.4 DPM模块设计 70-76 4.4.1 传输情况时序 71-75 4.4.1.1 配置帧 72-73 4.4.1.2 主机到硬盘的数据帧 73-74 4.4.1.3 硬盘到主机的数据帧 74-75 4.4.2 CRC生成模块 75 4.4.3 发送FIFO 75-76 4.5 SIE模块设计 76-77 4.6 本章小节 77-78 第五章 SATA2.0加解密控制器芯片的验证和测试 78-95 5.1 模块仿真 78-83 5.2 SATA2.0加解密控制器的EDA验证 83-89 5.2.1 EDA验证文件结构 83-84 5.2.2 EDA验证环境 84-85 5.2.3 规格验证举例 85-89 5.2.4 EDA验证充分标志 89 5.3 SATA2.0加解密控制器的FPGA测试 89-94 5.3.1 FPGA测试环境 89-90 5.3.2 FPGA硬件测试平台 90-92 5.3.3 FPGA测试方式和结果 92-94 5.4 本章小节 94-95 第六章 结论与展望 95-96 6.1 结论 95 6.2 展望 95-96 致谢 96-97 参考文献 97-99 个人简历、在学期间的研究成果及发表的学术论文 99
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中图分类: > 工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 电子数字计算机(不连续作用电子计算机) > 存贮器 > 磁存贮器及其驱动器 > 磁盘存贮器
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