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基于FPGA的Viterbi译码器设计与实现

作　者: 刘虎
导　师: 何旭
学　校: 电子科技大学
专　业: 通信与信息系统
关键词: 卷积码 Viterbi算法 FPGA VHDL
分类号: TN764
类　型: 硕士论文
年　份: 2009年
下　载: 403次
引　用: 7次
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内容摘要

卷积码是广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi算法是卷积码的最大似然译码算法,该算法译码性能好、速度快,并且硬件实现结构比较简单,是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展,使用FPGA实现Viterbi译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同,因此设计可重配置的Viterbi译码器,使其能够满足多种通信系统的应用需求,具有很重要的现实意义。本文设计了基于FPGA的高速Viterbi译码器。在对Viterbi译码算法深入研究的基础上,重点研究了Viterbi译码器核心组成模块的电路实现算法。本设计中分支度量计算模块采用只计算可能的分支度量值的方法,节省了资源;加比选模块使用全并行结构保证处理速度;幸存路径管理模块使用3指针偶算法的流水线结构,大大提高了译码速度。在Xilinx ISE8.2i环境下,用VHDL硬件描述语言编写程序,实现(2,1,7)卷积码的Viterbi译码器。在(2,1,7)卷积码译码器基础上,扩展了Viterbi译码器的通用性,使其能够对不同的卷积码译码。译码器根据不同的工作模式,可以对(2,1,7)、(2,1,9)、(3,1,7)和(3,1,9)四种广泛运用的卷积码译码,并且可以修改译码深度等改变译码器性能的参数。本文用Simulink搭建编译码系统的通信链路,生成测试Viterbi译码器所需的软判决输入。使用ModelSim SE6.0对各种模式的译码器进行全面仿真验证,Xilinx ISE8.2i时序分析报告表明译码器布局布线后最高译码速度可达200MHz。在FPGA和DSP组成的硬件平台上进一步测试译码器,译码器运行稳定可靠。最后,使用Simulink产生的数据对本文设计的Viterbi译码器的译码性能进行了分析,仿真结果表明,在同等条件下,本文设计的Viterbi译码器与Simulink中的Viterbi译码器模块的译码性能相当。

全文目录

摘要  4-5
ABSTRACT  5-13
第一章绪论  13-16
  1.1 选题依据和研究意义  13-14
  1.2 VITERBI 译码器国内外研究现状  14
  1.3 本文主要工作及结构安排  14-16
第二章卷积码及VITERBI 译码算法  16-32
  2.1 卷积码基础  16-22
    2.1.1 卷积码编码  16
    2.1.2 卷积码表示方法  16-20
      2.1.2.1 连接矢量表示  17-18
      2.1.2.2 连接多项式表示  18
      2.1.2.3 状态图表示  18-19
      2.1.2.4 网格图表示  19-20
    2.1.3 卷积码的距离特性  20-22
  2.2 VITERBI 译码算法  22-32
    2.2.1 最大似然译码  22-24
    2.2.2 硬判决和软判决  24-25
    2.2.3 Viterbi 算法  25-29
    2.2.4 Viterbi 算法性能  29-32
      2.2.4.1 BSC 情况下的Viterbi 译码算法的性能  29-30
      2.2.4.2 AWGN 中Viterbi 译码算法的性能  30-32
第三章 VITERBI 译码器核心模块及其电路实现算法  32-42
  3.1 VITERBI 译码器基本结构  32
  3.2 分支度量计算模块  32-33
  3.3 加比选模块  33-36
  3.4 幸存路径管理模块  36-42
    3.4.1 截短Viterbi 译码  36-37
    3.4.2 幸存路径管理算法  37-42
      3.4.2.1 寄存器交换算法  38-39
      3.4.3.2 回溯算法  39-42
第四章 VITERBI 译码器的FPGA 实现  42-57
  4.1 (2,1,7)卷积码VITERBI 译码器的FPGA 实现  42-55
    4.1.1 (2,1,7)卷积码Viterbi 译码器总体设计  42-43
    4.1.2 分支度量计算模块设计  43-45
    4.1.3 加比选模块设计  45-48
    4.1.4 幸存路径管理模块设计  48-52
    4.1.5 控制模块设计  52-54
    4.1.6 存储单元设计  54-55
  4.2 参数化VITERBI 译码器实现  55-57
第五章 VITERBI 译码器的验证、测试与性能分析  57-67
  5.1 VITERBI 译码器测试方案  57-58
  5.2 VITERBI 译码器的仿真验证  58-60
  5.3 VITERBI 译码器的硬件测试  60-64
  5.4 VITERBI 译码器性能分析  64-67
    5.4.1 FPGA 设计性能  64-65
    5.4.2 Viterbi 译码器译码性能  65-67
第六章结论  67-69
  6.1 本文总结  67-68
  6.2 未来研究方向  68-69
致谢  69-70
参考文献  70-73
攻读硕士学位期间的科研成果  73-74

基于FPGA的Viterbi译码器设计与实现

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