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PCI-to-PCI桥IP核设计与实现

作　者: 齐培红
导　师: 谢应科；刘金刚
学　校: 首都师范大学
专　业: 计算机应用技术
关键词: PCI局部总线 PCI-to-PCI桥 FPGA Verilog HDL语言 有限状态机
分类号: TP336
类　型: 硕士论文
年　份: 2009年
下　载: 167次
引　用: 2次
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内容摘要


PCI(Peripheral Component Interconnect)总线是一种高性能,并被广泛使用的计算机局部总线,其接口电路已经成为各种计算机系统很重要的功能模块电路。但受制于PCI总线电气特性的约束,在一条PCI总线上,如果连接过多的PCI设备,系统性能会变得很低甚至不能正常工作。而在很多系统应用中需要对PCI总线进行扩展以增加系统中PCI总线的数量,从而能够支持更多的PCI设备以提升系统的系能,这就需要PCI-to-PCI桥。随着可编程逻辑器件的发展,在一片PLD芯片内实现复杂的逻辑控制成为现实。可编程逻辑器件(如FPGA)具有开发周期短,开发成本低,灵活性高,可重复编程等特点,在嵌入式系统设计中应用日趋广泛。使用可编程逻辑器件来实现PCI接口,其优点在于灵活的可编程性,可以依据需求进行功能最优化,实现紧凑的系统设计,从而大大降低了产品的成本。本文主要研究PCI-to-PCI透明桥IP核的设计与实现。根据项目需求,在综合比较开发PCI-to-PCI桥的几种方法的基础上,选择了使用FPGA来进行PCI-to-PCI桥设计,用Verilog语言对FPGA编程,采用模块化的设计方法进行设计,用状态机来控制PCI逻辑的时序。在桥的仿真验证中,对已有的仿真平台做了改进,并编写了测试向量,对PCI-to-PCI桥做了全面的仿真;为对PCI-to-PCI桥做片上测试工作,自行设计了PCI桥的测试板卡,并在PMON、Linux和vxWorks下分别对其进行测试,测试结果表明,PCI-to-PCI桥在功能和性能均满足项目需求。本论文的主要工作和取得的成果包括以下几个方面。1.提出了一种PCI-to-PCI透明桥的整体设计方案,设计实现了一个满足PCI-to-PCI桥规范的PCI-to-PCI桥IP核;2.采用多状态机协同处理的方式,并制定了内部状态机通信的协议,设计中还包含了异常情况下状态机的软着陆、缓冲区等设计技巧,这些设计技巧对其他大型接口电路的设计有直接的借鉴意义;3.设计了一个高效的仲裁器,次级总线支持8个PCI主设备。4.对现有的仿真平台加以研究并改进,实现了仿真的自动化,在EDA软件层次上保证了PCI-to-PCI桥功能的正确性;5.搭建PCI-to-PCI桥的验证平台,并在“基于龙芯SOC的嵌入式计算平台”上进行了功能和性能验证。

全文目录


摘要  4-5
Abstract  5-7
目录  7-10
图目录  10-12
表目录  12-13
第一章 绪论  13-21
  1.1 PCI体系架构及发展趋势  13-14
  1.2 PCI-to-PCI桥  14-16
  1.3 国内外研究现状  16-18
  1.4 开展本课题研究的意义  18-20
    1.4.1 课题背景  18-19
    1.4.2 本课题的研究意义  19-20
  1.5 本文组织结构  20-21
第二章 IP核整体结构设计  21-39
  2.1 PCI局部总线协议  21-27
    2.1.1 PCI设备的接口信号  21-23
    2.1.2 PCI设备的配置空间  23-24
    2.1.3 PCI总线命令  24-25
    2.1.4 PCI局部总线基本操作  25-27
  2.2 PCI-to-PCI桥功能  27-36
    2.2.1 配置空间寄存器  27-31
    2.2.2 配置空间读写  31-33
    2.2.3 I/O地址译码  33-34
    2.2.4 Memory地址译码  34
    2.2.5 缓冲区管理  34-36
  2.3 整体结构设计  36-38
    2.3.1 设计需求  36-37
    2.3.2 PCI-to-PCI桥整体结构  37-38
  2.4 本章小结  38-39
第三章 IP核详细设计  39-53
  3.1 从接口模块设计  39-44
    3.1.3 CFG_Target模块状态机设计  40
    3.1.4 IO_Target模块状态机设计  40-41
    3.1.5 TYPE1_Target模块状态机设计  41-42
    3.1.6 MEM_Target模块状态机设计  42-44
  3.2 主接口模块设计  44-48
    3.2.1 IO_Master模块状态机设计  44-46
    3.2.2 TYPE1_Master模块状态机设计  46
    3.2.3 MEM_Master模块状态机设计  46-48
  3.3 缓冲区设计  48-49
  3.4 仲裁器设计  49-51
    3.4.1 仲裁原理  49-50
    3.4.2 仲裁器实现  50-51
  3.5 奇偶校验模块设计  51
  3.6 双向端口处理  51-52
  3.7 本章小结  52-53
第四章 关键技术研究  53-61
  4.1 主从状态机协同设计  53-55
    4.1.1 memory主从状态机协同设计  53-54
    4.1.2 I/O模块主从状态机协同设计  54-55
  4.2 低功耗技术研究  55-59
    4.2.1 数字系统的基本功耗  55-56
    4.2.2 RTL级功耗优化  56-59
  4.3 本章小结  59-61
第五章 仿真与验证  61-71
  5.1 系统集成仿真  61-64
  5.2 验证平台搭建  64-65
  5.3 PCI-to-PCI桥验证  65-69
    5.3.1 功能验证  65-69
    5.3.2 性能验证  69
  5.4 设计应用  69-70
  5.5 本章小结  70-71
第六章 总结与展望  71-73
  6.1 工作总结  71
  6.2 展望  71-73
参考文献  73-76
致谢  76-77
作者简历  77

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中图分类: > 工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 电子数字计算机（不连续作用电子计算机） > 总线、通道
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