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LDPC码的构造、解码算法研究及硬件实现

作　者: 李孟响
导　师: 戚金清
学　校: 大连理工大学
专　业: 电路与系统
关键词: LDPC PEG 分段归一化最小和 FPGA
分类号: TN911.22
类　型: 硕士论文
年　份: 2011年
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内容摘要

LDPC码是Gallager在1962年他的博士论文提出的。因其具有接近香农极限的纠错性能,且编、解码复杂度低,近年来成为信道纠错码领域的研究热点。如今,LDPC码是4G通信标准最有力的竞争者。QC-LDPC码是LDPC码的一种,它的校验矩阵是有很多个子矩阵构成的,每个子矩阵都是大小相同的置换矩阵,其编、解码可实行并行或部分并行操作,易于硬件实现。本文首先简单介绍了LDPC码的编、解码算法和构造方法。然后,在深入研究LDPC码的构造方法的基础上,利用基于PEG算法的QC-LDPC码构造方法,和具有下三角&双对角结构的LDPC码,再结合密度进化理论,并考虑QC-LDPC码的特点,构造出一种码长2304,码率1/2的非正则QC-LDPC码。此外还估计了本文构造的LDPC码的最小码字距离。此外还仿真了本文构造的LDPC码采用对数域BP算法,最小和算法,归一化最小和算法,补偿最小和算法时的性能,并和另外两种LDPC码进行比较。在深入研究解码算法的基础上,对归一化最小和算法设定不同的归一化因子,并比较误码率曲线,发现不同的信噪比有不同的最优归一化因子。受这一实验结果的启发,提出了一种名为分段归一化最小和(Subsection Normalized Min-Sum, SNMS)算法的解码算法,只需比最小和算法增加少量的复杂度即可得到性能的提升。最后,本文使用Verilog语言在FPGA上实现了LDPC码的编、解码器。编码器采用循环移位寄存器代替双端口RAM,降低了控制复杂度,减少了硬件资源消耗。解码器的校验节点更新模块采用一种新结构,不需要求绝对值即可进行更新。综合、仿真结果表明,编码速度达到了1.8Gbps,解码速度约为120Mbps。

全文目录

摘要  4-5
Abstract  5-8
1 绪论  8-13
  1.1 本论文研究的意义  8
  1.2 信道编码与香农定理  8-10
  1.3 LDPC码简介  10-11
  1.4 LDPC码的研究现状  11-12
  1.5 本论文的主要内容  12
  1.6 本论文的章节安排  12-13
2 LDPC码理论基础  13-31
  2.1 线性分组码基础  13-14
  2.2 LDPC码定义与Tanner图表示  14-16
  2.3 正则与非正则LDPC码  16-17
  2.4 编码算法  17-18
    2.4.1 传统编码算法  17
    2.4.2 快速编码算法  17-18
  2.5 解码算法  18-21
    2.5.1 比特翻转算法  18
    2.5.2 BP算法  18-20
    2.5.3 最小和算法  20-21
    2.5.4 两种改进的最小和算法  21
  2.6 密度进化理论  21-22
  2.7 LDPC码构造方法  22-31
    2.7.1 Gallager的构造方法  23
    2.7.2 Mackay的构造方法  23-24
    2.7.3 PEG构造方法  24-28
    2.7.4 有限几何构造法  28-29
    2.7.5 组合设计方法  29-31
3 LDPC码的构造与解码算法研究  31-40
  3.1 基于PEG算法的QC-LDPC码构造方法  31-33
  3.2 下三角&双对角结构的LDPC码  33-35
  3.3 校验矩阵构造  35-37
  3.4 最小距离仙计  37-38
  3.5 分段归一化最小和算法  38-40
4 性能分析与仿真  40-44
  4.1 编码速度与实现复杂度分析  40
  4.2 解码  40-44
    4.2.1 本文构造的LDPC码性能仿真  40-41
    4.2.2 两种改进的MS算法性能仿真  41-42
    4.2.3 SNMS算法性能仿真  42-44
5 硬件实现  44-55
  5.1 编码  44-48
  5.2 解码  48-55
结论  55-56
参考文献  56-59
攻读硕士学位期间发表学术论文情况  59-60
致谢  60-61

LDPC码的构造、解码算法研究及硬件实现

内容摘要

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