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卷积码编译码算法研究及其FPGA实现
作 者: 叶飞
导 师: 郑朝霞
学 校: 华中科技大学
专 业: 软件工程
关键词: 信道编码 卷积码 维特比译码器 现场可编程门阵列
分类号: TN791
类 型: 硕士论文
年 份: 2011年
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内容摘要
作为无线通信系统数字基带处理中差错控制编码的热门技术之一,基于Viterbi算法译码的卷积码纠错技术已经得到了广泛的应用。无线局域网作为未来移动通信的主流趋势,正朝着高速度、低功耗、接入灵活的方向发展。IEEE802.11协议采用了4G概念中的关键技术—OFDM(正交频分复用)技术来实现高速的无线局域网通信。Viterbi译码器作为该协议下数字基带处理的重要组成部分,它的速度和功耗性能对整个系统的成败有着至关重要的作用。本文以IEEE802.11协议的无线局域网数字基带处理系统项目为背景,研究并设计了在此背景下的基于OFDM系统的卷积码编译码器。本文从信道编解码的基本概念开始,着重介绍了基于Viterbi译码算法的卷积码的基本原理和编译码过程,在此基础上,设计了编译码器的RTL级电路并对其进行了功能仿真。之后介绍了在目前数字电路设计中广泛使用的现场可编程门阵列(FPGA)的设计方法,并选用了Altera公司的DE2-70 FPGA硬件开发平台对本设计进行了综合和验证,给出了该译码器的资源占用和运行速度的参考值。本设计中主要的创新和工作有:(1)改进了Viterbi译码器的加比选结构,通过使用4个并行的蝶形运算单元,在降低功耗的同时也减少了硬件资源的开销;(2)通过在Viterbi译码的回溯过程中引入乒乓操作,在降低功耗的同时也减少了译码的延迟时间。本设计的编译码器已经参与了整个OFDM数字基带的发送和接收端的整体调试,调试结果证明该设计在功能上的正确性。
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全文目录
摘要 4-5 Abstract 5-9 1 绪论 9-14 1.1 数字通信系统简介 9-10 1.2 信道编码简介 10-11 1.3 卷积码的发展与应用 11-12 1.4 课题的研究意义 12 1.5 本论文的章节安排 12-14 2 卷积码的编译码算法 14-26 2.1 卷积码简介 14 2.2 卷积码的编码方式 14-15 2.3 卷积码的译码方式 15-16 2.4 Viterbi 算法的基本原理 16-24 2.5 Viterbi 译码器的特性 24-25 2.6 小结 25-26 3 卷积码编译码器的电路设计与仿真 26-47 3.1 卷积码编码器的设计与仿真 26-29 3.2 Viterbi 译码器的组成及工作原理 29-31 3.3 Viterbi 译码器各子模块的设计 31-43 3.4 Viterbi 译码器的整体功能仿真 43-46 3.5 小结 46-47 4 卷积码编译码器的FPGA 验证 47-53 4.1 DE2 开发平台简介 47 4.2 QuartusⅡ设计流程概述 47-49 4.3 卷积码编码器FPGA 验证结果 49-50 4.4 Viterbi 译码器的FPGA 验证结果 50-52 4.5 小结 52-53 5 工作总结与展望 53-55 致谢 55-56 参考文献 56-59
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 数字电路 > 逻辑电路
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