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码率兼容QC-LDPC码帧同步器设计与FPGA实现

作　者: 牛飞鹏
导　师: 贺玉成
学　校: 西安电子科技大学
专　业: 通信与信息系统
关键词: 准循环LDPC码伪随机序列帧同步 FPGA 码率兼容帧同步器
分类号: TN911.22
类　型: 硕士论文
年　份: 2011年
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内容摘要

LDPC码是一种逼近Shannon容量限的好码。LDPC码具有译码复杂度低、错误平层低等诸多优点,使其在信息可靠传输中具有良好的应用前景。准循环低密度校验码(Quasi-Cyclic Low-Density Parity-Check Codes,QC-LDPC)是LDPC码的一个子类,可以采用移位寄存器的方式进行编码,大大降低了编码复杂度,译码也很简单。基于QC-LDPC码的通信系统中,QC-LDPC码是以帧为单位进行传输和译码,在传输过程中存在传输时延,会使得所接收的信道信息产生帧偏移,所以QC-LDPC码帧同步对于该通信系统具有极其重要的意义。本文作者采用理论分析和硬件平台仿真相结合的方法,对于QC-LDPC码的译码算法及帧同步进行了研究。主要完成的工作有以下几个方面：首先系统地介绍了LDPC码的译码算法,分析了LDPC码的最小和译码算法在伪随机序列扰码后译码时的消息更新公式。其次根据LDPC码校验矩阵的特性,介绍了两种无需插入同步码字的帧同步方法。针对QC-LDPC码帧同步时存在的干扰,采用了伪随机序列扰码的方法来消除。最后根据两种QC-LDPC码帧同步方法的特点,设计了两种码率兼容的QC-LDPC码帧同步器,其中一种帧同步器可以复用译码器部分资源,另一种帧同步器设计和实现比较简单,并给出了两种帧同步器的硬件设计、门级仿真结果。

全文目录

摘要  3-4
Abstract  4-7
第一章绪论  7-13
  1.1 数字通信和信道编码的发展  7-8
  1.2 LDPC码的发展和应用  8-10
    1.2.1 LDPC码的发展  8-10
    1.2.2 LDPC码的应用  10
  1.3 同步技术发展  10-11
  1.4 本文的研究背景及行文安排  11-13
第二章 LDPC码及其译码算法  13-29
  2.1 LDPC码的概念及其Tanner图模型  13-16
  2.2 QC-LDPC码的概念  16-18
  2.3 LDPC码译码算法  18-26
    2.3.1 Gallager概率译码算法  18-20
    2.3.2 BP译码算法  20-23
    2.3.3 最小和译码算法  23-24
    2.3.4 扰码后最小和译码算法修正  24-26
  2.4 硬件实现量化方案  26-27
  2.5 本章小结  27-29
第三章 LDPC码帧同步技术研究  29-43
  3.1 连贯式插入帧同步方法  29-32
  3.2 LDPC码帧同步方法  32-40
    3.2.1 LDPC硬判决帧同步方法  32-34
    3.2.2 基于似然比的LDPC帧同步方法  34-40
  3.3 帧同步方法的性能分析  40-41
  3.4 本章小结  41-43
第四章码率兼容QC-LDPC码帧同步器设计与FPGA实现  43-55
  4.1 QC-LDPC码编码扰码器FPGA设计  43-44
  4.2 硬判决帧同步器设计与FPGA实现  44-46
  4.3 基于似然比帧同步器设计与FPGA实现  46-51
    4.3.1 帧同步器整体设计  46-47
    4.3.2 同步器存储单元的设计  47-48
    4.3.3 同步控制模块的设计  48
    4.3.4 移位控制器  48-49
    4.3.5 行似然比计算模块的设计  49-50
    4.3.6 行似然比比较模块的设计  50-51
  4.4 仿真结果  51-54
  4.5 本章小结  54-55
第五章结束语  55-57
致谢  57-59
参考文献  59-60

码率兼容QC-LDPC码帧同步器设计与FPGA实现

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