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集成电路典型工艺下I/O电路及片上ESD防护设计研究
作 者: 李明亮
导 师: 董树荣
学 校: 浙江大学
专 业: 微电子学与固体电子学
关键词: 电容耦合 互补SCR 静电放电 栅极抑制 开关电路 集成电路
分类号: TN432
类 型: 硕士论文
年 份: 2011年
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内容摘要
本论文主要是从I/O电路、ESD防护方案设计以及ESD全芯片防护设计三个方面深入研究了典型工艺下的I/O电路设计以及ESD防护设计。论文在理解业界通用I/O电路设计标准以及二极管、MOSFET、SCR等基本ESD防护单元工作原理的基础上,设计了典型工艺下的I/O电路以及ESD防护方案,包括:高压0.5um Bipolar-CMOS-DMOS (BCD)工艺下的ESD防护方案设计、0.18um CMOS工艺下的I/O电路设计以及65nm CMOS Logic工艺下的ESD防护方案设计。论文使用传输线脉冲系统TLP对防护方案进行了评价,获得了一些具有新颖性和实用性的结论,论文还提出了一种全新的全芯片防护设计思想。主要研究内容和相应结论如下:1、基于0.18um CMOS工艺成功实现了通用数字I/O电路各单元模块的设计与功能仿真验证工作。并利用0.18um CMOS工艺下的3.3V器件设计了新型的耐5V高压输入的通用型I/O电路。通过额外的逻辑控制电路实现对上拉输出驱动管栅极和N_well电位的控制功能,从而有效克服了通用数字I/O电路耐5V信号输入时的漏电流以及栅氧可靠性问题。2、在0.5um BCD工艺下通过对常用的双二极管ESD防护方案和双二极管的两级ESD防护方案进行相应的研究。研究结果表明,金属总线寄生电阻的存在会导致相应端口的ESD设计窗口有所下降并导致被防护器件过早进入失效领域,必须设定相应的ESD设计规则来限定金属总线的最小宽度以及I/O管脚与电源管脚间的最小间距来提升防护性能。同时研究也表明,采用两级ESD防护方案能有效的提升ESD防护单元对快速ESD应力的防护效果。3、在0.5um BCD工艺下通过利用平行金属布线方案和交错金属布线方案以及不同的单插指宽度(25um、50um以及100um)对MOSFET防护性能的影响进行研究。研究结果表明,在一定的范围内,对于给定的器件宽度,适当的减少单个插指的宽度能有效的提高GGNMOS的失效电流。采用平行式金属布线不容易产生电流的积聚效应,从而对GGNMOS采用平行式金属布线要普遍优于交错式金属布线。4、在0.5um BCD工艺下通过对比研究传统的栅接电源的互补MOSFET防护方案(GDPCMOS)和栅耦合互补MOSFET防护方案(GCCMOS)后的结果表明,栅极耦合技术(GCCMOS)能降低传统栅接电源互补MOSFET防护方案中MOSFET的开启电压(回滞电压),但同时其栅极的过驱动效应也会导致MOSFET失效电流的下降,且其失效电流的下降与栅极耦合电阻的大小有密切联系。而新型提出的电源箝位单元辅助触发的互补MOSFET防护方案(PCACMOS)能有效抑制栅极的过驱动效应并将传统GCCMOS防护方案的FOM平均提高13.3%。5、在传统互补SCR防护方案的基础上提出新型的电容耦合互补SCR结构,新型的电容耦合互补SCR结构相比于传统互补SCR防护方案具有更低的开启电压,且开启电压可以通过耦合电容来进行有效调整。通过版图上的改进,该电容耦合互补SCR结构能实现IO-VDD, IO-VSS以及VDD-VSS各种ESD应力模式下的ESD防护。6、在传统互补SCR防护方案的基础上提出的改进连接方式的互补SCR防护方案能有效的减小ESD防护单元的面积,同时又能获得等效的ESD防护性能,通过面积的减小,其等效的ESD防护品质因素FOM有所提高。7、在0.5um BCD工艺下提出新型的Gate-suppression技术,该新型Gate-suppression技术中的抑制单元可以对ESD应力起到有效的缓冲作用,Gate-suppression技术相比于Source-pump技术而言,内部器件的抗快速ESD‘能力(诸如CDM)将提升100%。8、基于65nm CMOS工艺下提出的适用于低压ESD防护的新型电容耦合辅助触发SCR结构能获得2.15V的开启电压,能对65nm工艺下的1.2V核心管起到良好的防护效果。且其在室温25℃和高温125℃都具有较低的漏电流。9、针对高压ESD防护运用,提出利用PNPNP和NPNPN两种互补型的双向SCR来构建新型级联型互补双向SCR,其相应的开启电压能通过耦合电容来进行有效调整。相比于传统的栅极接地的NLDMOS、栅极驱动的NLDSCR、衬底触发的NLDSCR、级联式FOD器件以及级联式LVTSCR等防护结构,该新型的级联型互补双向SCR具有更高的ESD防护品质因素FOM。10、新型提出的基于开关电路的ESD全芯片防护电路的仿真结果表明,利用该基于开关电路的ESD防护电路能有效防止ESD电流流入内部芯片,该开关电路对ESD应力具有削弱和缓冲作用,对内部核心器件能起到更好的防护效果。
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全文目录
致谢 5-6 摘要 6-8 Abstract 8-11 缩略词表 11-12 目录 12-15 1 绪论 15-31 1.1 课题背景及意义 15-17 1.2 ESD模式与测试方法 17-29 1.2.1 ESD等效模式 17-20 1.2.2 ESD测试方法 20-27 1.2.3 IC的测试标准 27-29 1.3 片上ESD防护的国内外研究现状 29-30 1.4 本论文的主要工作及结构安排 30-31 2 片上I/O电路的设计与实现 31-53 2.1 I/O单元简介 31-34 2.1.1 I/O单元版图布局 31-33 2.1.2 I/O单元布局分类 33-34 2.2 通用数字I/O电路设计与实现 34-43 2.2.1 通用数字I/O电路实现框架 34-35 2.2.2 施密特(Schmitt)触发器电路的设计与实现 35-37 2.2.3 输出使能控制电路的设计与实现 37-38 2.2.4 Low-To-High电平移位电路设计与实现 38-39 2.2.5 输出驱动电路设计与实现 39-40 2.2.6 通用数字I/O电路功能验证 40-43 2.3 通用耐高压型数字I/O电路设计与实现 43-51 2.3.1 输入驱动管耐高压型设计与实现 44-46 2.3.2 耐高压5V输入型通用I/O电路设计及功能验证 46-51 2.4 模拟I/O电路设计与实现 51 2.5 本章小结 51-53 3 典型工艺下的ESD防护单元设计与研究 53-137 3.1 低压工艺下二极管的ESD防护设计与研究 53-61 3.1.1 二极管的ESD防护原理 53-55 3.1.2 双二极管型ESD防护特性研究 55-61 3.2 低压工艺下MOSFET的ESD防护设计与研究 61-85 3.2.1 GGNMOS的ESD防护原理 61-66 3.2.2 金属布线对GGNMOS防护特性的影响 66-72 3.2.3 互补型MOSFET防护特性研究 72-85 3.3 低压工艺下SCR的ESD防护设计与研究 85-124 3.3.1 SCR的ESD防护原理 85-88 3.3.2 互补型SCR防护特性研究 88-98 3.3.3 改进连接方式的互补型SCR防护方案 98-104 3.3.4 ESD防护设计中的Source-pump技术以及Gate-suppression技术 104-110 3.3.5 双向SCR防护特性 110-116 3.3.6 电容耦合SCR的低压ESD防护应用 116-124 3.4 高压工艺下的ESD防护设计与研究 124-132 3.4.1 高压NLDMOS的ESD防护特性 124-126 3.4.2 级联型双向SCR的高压ESD防护特性 126-132 3.5 本章小结 132-137 4 ESD防护网络及全芯片防护设计 137-153 4.1 局部ESD防护网络 137-139 4.1.1 基于电源轨的局部ESD防护网络 137-138 4.1.2 基于PAD的局部ESD防护网络 138-139 4.2 全芯片ESD防护网络 139-141 4.2.1 全芯片多电源域的ESD防护网络构建 139-140 4.2.2 多电源域的ESD防护具体实现 140-141 4.3 基于开关电路的ESD全芯片防护电路 141-151 4.3.1 ESD电流导致内部电路失效 141-143 4.3.2 基于ESD开关电路的全芯片防护设计 143-147 4.3.3 基于ESD开关电路的全芯片电源总线布局 147-148 4.3.4 基于ESD开关电路的布局防护对比验证 148-151 4.4 本章小结 151-153 5 总结及展望 153-159 5.1 总结 153-155 5.2 本文的创新之处 155-156 5.3 本文的不足之处以及展望 156-159 参考文献 159-167 作者简历及在学期间的科研成果 167-168
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中图分类: > 工业技术 > 无线电电子学、电信技术 > 微电子学、集成电路(IC) > 半导体集成电路(固体电路) > 场效应型
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